一种高速延时无关同异步转换接口电路

针对传统片上系统设计同步时钟引起的功耗大、IP核可重用性差等缺点,提出一种可用于多核片上系统和片上网络的快速延时无关同异步转换接口电路.接口由采用门限门的环形FIFO实现,移除了同步时钟,实现了数据从同步时钟模块到异步模块的高速传输,支持多种数据传输协议并保证数据在传输中延时无关.基于0.18μm标准CMOS工艺的Spice模型,对3级环形FIFO所构成的传输接口电路进行了仿真,传输接口的延时为613ps,每响应一个传输请求的平均能耗为3.05pJ?req,可满足多核片上系统和片上网络芯片速度高、功耗低、鲁棒性强和重用性好的设计要求.     

片间高速图像传输系统的设计与实现

针对图像采集与处理系统研发中的现场可编程门阵列(FPGA)之间的高速图像数据传输问题,设计了一种全双工、高吞吐率、高稳定性和高抗干扰能力的高速图像数据传输方案。设计的片间高速图像传输系统提供了通用的图像传输接口,可兼容不同的数据位宽和用户时钟频率。高速图像传输模块分为协议层和物理层。协议层包括跨时钟域电路和CXP图像传输协议编译码电路,完成跨时钟域和图像数据流编译码处理;物理层基于Aurora 8B/10B core,完成数据流的串并转换以及多通道绑定等处理,并采用GTH收发器实现高速串行数据的收发。仿真测试表明,图像数据传输正确,图像数据流同步时钟最高可达250 MHz,传输位宽达128 bit,最高吞吐率可达32 Gbit/s,平均吞吐率为20 Gbit/s,并且还有很大的提升潜力。该高速图像传输系统能够实现高吞吐率、高抗干扰、低错误率的图像数据传输,有助于各种不同视觉测量系统和图像处理系统的开发,具有广泛的应用价值。     

基于指示信号方式实现跨时钟域数据传输的方法

随着片上系统(SoC)技术的发展,芯片内各个模块交流频繁。异步系统因功耗低、速度提升潜力大和抗干扰能力强而备受青睐,但是异步电路设计复杂,数据的跨时钟域传输是亟需解决的问题。国际上目前最流行的方式是FIFO,但随着SoC复杂度的提升,一个系统上集成上百个模块,利用FIFO将会占用大量的资源,产生很大的功耗。通过分析异步传输的特点,提出一种使用指示信号来实现跨时钟域数据传输的方法,该方法与FIFO相比,在性能不减的情况下大大降低了功耗及其复杂度。利用Verilog对两个模块(CPU和FPGA)的跨时钟域数据传输进行设计仿真,通过Xilinx公司的Vivado硬件验证了其可行性。最后通过与FIFO方式的设计进行对比,说明该方法比FIFO具有更好的应用价值。     

一种基于PWM的CMOS数据接口电路设计

给出了一个基于0.25m标准CMOS工艺的高速数据接口电路.采用PWM(脉宽调制)技术和PLL(锁相环路)结构,降低了CRC(时钟恢复电路)的复杂程度.系统数据传输速达到400Mbps.适于接口数目有限.时钟恢复电路尽可能简单的电路系统.对实现片上IP核之间、乃至芯片之间的互连有参考意义.     

基于异步动态代理的跨域单点登录系统研究

实时单点登录系统存在AJAX不能直接跨域调用,cookie不能跨域读写等问题,使得异步实时跨域单点登录很难实现.为了解决这些问题,设计了基于异步动态代理的跨域单点登录系统,即运用Web设计模式中的代理模式解决异步实时跨域单点登录.分析了该系统的设计原则,设计了该系统的接口、系统的结构以及工作流程,并以某企业网络为实例,利用异步动态代理实现了跨域单点登录.     

永磁直线同步电动机垂直运输系统的数据采集系统串行通信研究

介绍了一种基于多片TMS320VC5402芯片的分段式永磁直线同步电动机垂直运输系统的数据采集系统与工控机之间进行高速数据通信的方案，利用异步串行通信芯片TL16C550C扩展DSP的串口，并采用RS-485总线实现数据采集系统与工控机之间的高速通信，给出了基于DSP芯片与工控机之间串行数据通信硬件接口电路的设计和TL16C550C的初始化方法。     

ARINC659总线接口跨时钟的研究与设计

ARINC659总线与机载计算机PCI9054接口设计中因工作时钟不同而出现亚稳态现象。为此,描述亚稳态机理,给出降低亚稳态产生条件,提出采用同步器实现控制信号传递和格雷码+异步FIFO实现数据传输。结合PCI9054接口信号时序,设计总线接口模块,通过Verilog编码实现进行仿真实验。结果表明,异步FIFO解决了ARINC659与PCI9054之间的跨时钟数据传输。     

异步片上网络研究综述

异步片上网络具有低动态功耗、对延迟抖动的不敏感、统一的网络接口、较低的系统集成复杂度和较好的电磁兼容能力等众多特性,是下一代片上多核微处理器和多核片上系统的标准片上通信架构之一.在简单介绍异步电路的相关理论后,从多个方面概述了当前异步片上网络的研究成果,包括网络拓扑、同步?异步接口、流控制、服务质量、路由算法、低功耗设计、容错和可测性设计以及设计自动化;然后介绍并分析了一些具有代表性的异步片上网络设计案例.研究显示,异步片上网络具有众多同步片上网络所不具备的优点,大量的片上多核系统将使用异步片上网络作为其片上通信系统,但它们的易用性和网络性能亟待提高.     

异步高速双口 RAM多串口接口电路设计

IDT7130是IDT公司出产的一种异步高速双口RAM。阐述了IDT7130的基本功能及其忙仲裁域双边中断逻辑，给出一种基于异步高速双口RAM的多串口接口电路的设计方法，经应用表明具有很好的智能异步通信功能。     

基于Gray码的异步FIFO接口技术及其应用

本文介绍了利用异步FIFO在跨时钟域的逻辑设计中进行异步接口的技术,介绍了利用Gray码作异步FIFO指针的方法。这些技术和方法对于异步逻辑的设计具有广泛的参考意义。     

A hardwired NoC infrastructure for embedded systems on FPGAs

A hardwired network-on-chip based on a modified Fat Tree (MFT) topology is proposed as a communication infrastructure for future FPGAs. With extremely simple routing, such an infra structure would greatly enhance the ongoing trend of embedded systems implementation using multi-cores on FPGAs. An efficient H-tree based floor plan that naturally follows the MFT construction methodology was developed. Several instances of the proposed NoC were implemented with various inter-routers links progression schemes combined with very simple router architecture and efficient client network interface (CNI). The performance of all these implementations was evaluated using a cycle-accurate simulator for various combinations of NoC sizes and traffic models. Also a new data transfer circuit for transferring data between clients and NoC operating at different (unrelated) clock frequencies has been developed. Allowing data transfer at one data per cycle, the operation of this circuit has been verified using gate-level simulations for several ratios of NoC/client clock frequencies.     

基于RocketIO的SAR 雷达系统高速串行传输的实现

高速数据传输一直是合成孔径雷达系统设计的一个重点和难点。针对Xilinx 的Virtex2ⅡPRO 系列FPGA 内嵌的Rocket IO 收发器模块, 设计了一块应用于SAR 雷达通信系统中的高速串行I/O 电路板。该板充分利用了芯片中集成的Rocket IO 收发器模块, 采用BREFCLK 差分输入参考时钟, 8B/10B 编码, 预加重处理技术等, 实现了多个通道的高速互连。通过实际系统验证了这种传输的可靠性。实验结果表明: 采用Rocket IO 模块进行高速串行传输设计, 可极大简化片上逻辑电路和片外PCB 板图的设计。     

基于FPGA的NoC硬件系统设计

设计了基于FPGA的片上网络系统硬件平台。系统由大容量的FPGA、存储器、高速A/D与D/A、通信接口和一个扩展的ARM9系统组成。完成了集高速数字信号处理、视频编解码和网络传输功能与一体的多核系统设计。针对典型的3×3 2D Mesh结构的NoC系统应用进行了探讨,阐述了NoC系统设计过程中的关键技术,并使用SigXplorer软件对系统的信号完整性解决方案进行了PCB的反射与串扰仿真。     

0.001 3 mm2自动频率校正算法电路的设计及应用

在高速串行接口PCIE2.0的设计中,为了保证数据传输的正确性,数据串行传输的工作时钟需要在很短的时间内完成锁定。为了减小锁相环的锁定时间,提高时钟稳定性,在传统的顺序搜索自动频率校正算法电路的基础上,提出了一种新的二进制搜索算法校正电路,并且应用于5 GHz的锁相环中,最大校正时间为22.5 μs。锁相环在SMIC 55 nm CMOS工艺下流片,SS工艺角下,AFC电路的面积为0.001 3 mm2。经测试,锁相环能够快速锁定,性能良好。     

一种高性能低噪声数据采集卡的设计

针对目前国内USB接口的数据采集产品存在精度低、采样率低、数据传输速率低的问题,设计了一种高性能低噪声数据采集卡。该数据采集卡采用高速差分放大器AD8132进行前置放大;采用CPLD和SRAM构成大容量FIFO;采用USB2.0总线技术进行数据传输;采用独立时钟为CPLD和AD转换器提供精确的同步时钟信号,从而降低时钟相位噪声;采用VC++设计上位机应用程序,用于分析和处理数据。测试结果表明,该数据采集卡具有噪声低、传输速率快、精度高等优点。     

传输线信号完整性的反射分析

针对高速电路系统的传输线信号完整性问题,通过对高速电路PCB上传输线等效电路的分析,给出了信号传输时产生反射现象的原因;介绍了常用的消除反射的方法,即选择均匀传输线、采用合适的拓扑结构布线和阻抗匹配法,指出阻抗匹配法可解决信号传输的反射现象;阐述了源端阻抗匹配法和负载端阻抗匹配法消除反射的原理和适用条件。针对时钟电路中的反射问题,采用PADS/Hyperlynx软件对阻抗匹配法进行仿真,结果表明,阻抗匹配法能够改善信号传输的反射现象。     

采用RS编码的改进高速数据传输平台实现

为了满足部分工业控制系统的高速、单向数据传输需求,基于Aurora协议和PCIE接口设计了高速数据传输平台,在AX7325开发板上完成逻辑电路设计和实验仿真。采用RS编码技术,改善了单向传输中高误码率和数据包丢失的情况,并实现了多个RS编译码单元并行处理的管理控制。经过仿真和板级实验,所设计的改进高速数据传输平台可满足传输速率要求,性能稳定,误码率低。     

基于FPGA的低成本长距离高速传输系统的设计与实现

借助Altera CycloneⅢFPGA的LVDS I/O通道产生LVDS信号,稳定地完成了数据的高速、远距离传输。系统所需的8B/10B编解码、数据时钟恢复(CDR)、串/并行转换电路、误码率计算模块均在FPGA内利用VHDL语言设计实现,大大降低了系统互联的复杂度和成本,提高了系统集成度和稳定性。     

基于NoC的图像采集系统设计

为了解决单核处理器系统的总线互连所带来的互连延迟、存储带宽和功耗极限等性能提升的瓶颈问题,设计了基于NoC系统的实时图像采集和处理系统。该系统采用FPGA实现图像采集模块、存储、JPEG编解码、资源节点、路由节点及VGA显示等功能。实验结果表明,在NoC系统上使用多核技术代替传统的单处理器,在提高系统并行性方面显示出了NoC的巨大优势。     

具有高速远程通信功能的工业ERT系统设计

针对多相流远距离可视化测试问题,提出一种具有高速远程通信功能的工业电阻层析成像（ ERT）系统。该系统采用现场单元和主控单元异地光纤高速通信方案,通过光纤收发电路与高速传输协议逻辑设计,实现系统高速远程通信功能。通过现场单元串行采集方案电路设计,使系统结构更加紧凑、可靠性更高。通过现场可编程门阵列（ FPGA）数字化信号处理和异步缓存逻辑设计,使系统远程数据采集更为精确完整。通过测试实验和图像重建,验证所建立系统的性能,系统光纤传输线速率达625 Mbps,误码率低于10－12,测量重复性和成像速率指标满足工业应用需求,系统具备远程可视化测量能力。