数字存储示波器中USB接口功能的开发

介绍了USB总线技术在数字存储示波器中的开发方法，包括硬件设计、固件设计、USB设备驱动程序设计和应用程序设计。通过USB总线接口可以实现数字存储示波器与计算机之间快速、可靠的通信，能够完成波形、示波器界面和测量参数的传输。     

USB主机系统设计及应用

本文介绍了数字存储示波器的USB主机功能的设计与实现,在研究主机和设备的工作机制的基础上,实现了USB Host功能的设计和软件设计调试。并且通过该设计,将USB接口特性很好地运用到数字存储示波器中,满足与课题相关的性能要求。经过测试验证,该系统运行可靠,性能良好。另外,该系统还具有很好的移植性。     

数字存储示波器特性及其应用要点

数字存储示波器是采用数字电路进行模/数转换,并通过存储器实现对触发前信号的记忆功能的一种具备存储功能新型示波器;此文尝试在分析数字存储示波器的原理和特性的基础上,对其在工程应用中应注意的问题进行分析。     

数字存储示波器特性及其应用要点

数字存储示波器是采用数字电路进行模/数转换,并通过存储器实现对触发前信号的记忆功能的一种具备存储功能新型示波器;此文尝试在分析数字存储示波器的原理和特性的基础上,对其在工程应用中应注意的问题进行分析。     

基于MAX1190的虚拟数字存储示波器设计

设计了以MAX1190为核心的虚拟数字存储示波器,实现了100 MS/s采样率、10位垂直分辨率的双通道同步采集功能,达到了较为理想的动态性能,指出了设计中的关键技术环节,最后给出了与TDS3052B数字存储示波器动态性能的对比测试。     

示波器信号存储系统及其在实验中的应用

本文介绍一种示波器信号存储系统,与普通示波器组合构成数字存储示波器,并讲座了该数字存储示波器在物理实验中的应用。     

数字存储示波器特性及其应用

数字存储示波器是采用数字电路进行模/数转换,并通过存储嚣实现对触发前信号的记忆功能的一种具备存储功能新型示波器;此文尝试在分析数字存储示波嚣的原理和特性的基础上,对其在工程应用中应注意的问题进行分析.     

数字存储示波器的远程控制技术研究

随着计算机技术和数据采集技求的发展,使用远程控制技术对数字存储示波器的输出信号进行采集分析成为当前的测试技术热点。本文以TDS1000C-SC数字存储示波器为对象,选用GPIB-LAN适配器AD007,构成远程控制系统,以某测试系统为例,使用带有GPIB接口的数字存储示波器测量AGC响应时间、信号的失真度,完成对测试信号的远程控制自动测量,并给出了相应的数据处理方法和部分程序设计代码。经过实验,基本上实现了对示波器的远程控制和数据传输。     

数字存储示波器的远程控制技术

随着计算机技术和数据采集技术的发展,使用远程控制技术对数字存储示波器的输出信号进行采集分析成为当前的测试技术热点。本文以TDS1000C-SC数字存储示波器为对象,选用GPIB-LAN适配器AD007,构成远程控制系统,以某测试系统为例,使用带有GPIB接口的数字存储示波器测量AGC响应时间、信号的失真度,完成对测试信号的远程控制自动测量,并给出了相应的数据处理方法和部分程序设计代码。经过实验,基本上实现了对示波器的远程控制和数据传输。     

基于FPGA的DDR3存储控制的设计与验证

DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%;此设计在功能和性能上均符合系统总体设计的要求。     

多核DSP芯片TMS320C6678的DDR3接口设计

多核处理器由于其性能较高,一般用于较复杂的实现功能较多的应用场合,外接高速大容量的DDR3是硬件设计需要解决的关键问题之一。本文以8核DSP芯片TMS320C6678为应用平台,介绍了该处理器外接DDR3的设计方法。文中详细介绍了DDR3的硬件接口设计、稳定参考电源设计、复位和上电时序、针对DDR3的PCB布线设计、DDR3的初始化以及读写DDR3的时序和方法。     

A high performance NAND array file system based on multiple NAND flash memories

The existing NAND flash memory file systems have not taken into account multiple NAND flash memories for large-capacity storage. In addition, since large-capacity NAND flash memory is much more expensive than the same capacity hard disk drive, it is cost wise infeasible to build large-capacity flash drives. To resolve these problems, this paper suggests a new file system called NAFS for large-capacity storage with multiple small-capacity and low-cost NAND flash memories. It adopts a new cache policy, mount scheme, and garbage collection scheme in order to improve read and write performance, to reduce the mount time, and to improve the wear-leveling effectiveness. Our performance results show that NAFS is more suitable for large-capacity storage than conventional NAND file systems such as YAFFS2 and JFFS2 and a disk-based file system for Linux such as HDD-RAID5-EXT3 in terms of the read and write transfer rate using a double cache policy and the mount time using metadata stored on a separate partition. We also demonstrate that the wear-leveling effectiveness of NAFS can be improved by our adaptive garbage collection scheme.     

基于FPGA的气溶胶粒径信息存储系统的设计与实现

利用电子学时间多道存储技术,结合大规模可编程逻辑控制器FPGA和高速大容量双端口内存芯片,设计了一种高速大容量气溶胶粒子信息分类计数存储系统,实现了气溶胶粒子的快速识别与分类存储。时间多道系统存储容量高达32 768道,每道计数深度65 536个(16 bit)。     

Dynamic deviation reduction‐based concurrent dual‐band digital predistortion

This article introduces the concurrent dual‐band digital predistortion (DPD) architecture with only one upconvertion unit, which is suitable for the linearization of wideband power amplifiers (PAs) excited by concurrent dual‐band signals. By extending the conventional dynamic deviation reduction (DDR) model to the concurrent dual‐band mode, we propose two DDR‐based concurrent dual‐band models, the dual‐band DDR (DB‐DDR) model and the simplified dual‐band DDR (SDB‐DDR) model. The performance of these two models is experimentally assessed with two types of wideband PAs (a GaN Class F PA and a GaN Doherty PA) driven by the concurrent dual‐band signal, and compared with the prior two‐dimensional digital predistortion (2D‐DPD) model and the two‐dimensional modified memory polynomial (2D‐MMP) model. The results prove the good DPD performance and low computational complexity of the proposed models. © 2013 Wiley Periodicals, Inc. Int J RF and Microwave CAE 24:401–411, 2014.     

DDR2 SDRAM控制器在机载显控系统中的应用

飞机座舱显示系统是航电电子系统的重要组成部分,随着显示器和显示控制系统的高度集成,传统的SDRAM和DDRSDRAM已经无法满足显示所需的大容量存储空间和高速率的读写。本文提出一种基于FPGA的DDR2 SDRAM的设计方法,在速率、存储量和带宽等方面满足了机舱显示系统的要求,同时该设计在模块化的基础上解决了DDR2 SDRAM控制器所面临的读写时序复杂、参数繁多等问题,可移植性比较强。     

数字图书馆存储系统设计

文章叙述了数学化图书馆中存储的特点,介绍的新型存储技术的分类和各自的特点,最后结合具体产品介绍如何利用新型存储技术设计出一个高可用性、可管理性与可扩展性的数字化图书馆存储系统。     

数字资源库系统存储层的设计与研究

本文主要从笔者所参与建设的UNIRES数字资源库系统入手,分析了数字资源库的分层结构设计,并对存储层的逻辑组织结构和系统架构设计进行了着重的分析。最后本文针对海量的数字资源存储分别从时间和空间两个角度提出了相应的优化策略。     

大容量高速数据存储与地址管理方法

针对单片闪速存储器FLASH容量小、存储速度慢的缺点,提出一种利用FLASH实现大容量高速阵列存储系统的设计方案;根据FLASH存储器芯片结构特性,采用位扩展、并行总线及多通道流水线存储技术提高了存储容量与存储速度,并且实现了对存储阵列的无效块识别与有效块表的建立,在存储过程中各个模块对其有效块地址进行独立管理,保证存储系统的稳定性和高效性;通过试验验证按此方法实现的存储系统存储速度可达到64MB/s,存储容量能达到32GB,用相对小容量、低速的FLASH存储器构建了大容量高速阵列存储系统。     

大容量数据采集存储系统设计与实现

为解决现有数字示波器和数据存储记录仪对复杂系统覆盖性和可靠性测试不适用问题,设计了基于PCIe总线架构的大容量数据采集存储系统,保证多路高速测量时完整保留测试数据便于后续分析和回顾。给出了基于主控单元片上系统的硬件框架和PCIe总线存储架构设计,多种数据存储方式满足不同数据量的需求。设计了系统通信协议,HPS与FPGA之间的控制指令和交互方式。对数据存储流程中HPS获取采样数据过程,HPS将采样数据写入磁盘过程,以及数据写入磁盘的数据格式进行了设计。测试结果表明,系统硬件、软件设计方案可行,运行稳定,在相同采样速率和分辨率下能存储记录数据量远优于现有数字示波器和数据存储记录仪,目前已投入多款产品的研制和生产过程,取得良好测试效果。     

井下三轴振动信号同步采集与大容量存储系统设计

随钻三轴振动信号同步采集和大容量数据实时存储一直是钻井工程中的难点。设计一种基于AD7980级联的三轴振动信号同步采集电路,以M25P64作为基本存储器,采用SPI总线硬件扩容与软件压缩相结合的方法实现了井下大容量数据存储。试验结果表明,该设计能够满足在井下200 h不间断情况下三轴振动信号同步采集和数据存储实际需要。