一种基于多数决定门的新型全加器的设计

在对现有全加器电路研究分析的基础上,提出了一种基于低功耗XOR/XNOR电路和多数决定门的新型高性能全加器电路.多数决定门采用输入电容和静态CMOS反相器实现,降低了电路的功耗,提高了运算速度.采用TSMC 0.18 μm CMOS工艺器件参数,对全加器进行Spectre仿真.结果表明,在2.4 V到0.8 V电源电压范围内,与已有的全加器相比,新全加器在功耗和延迟上都有较大程度的改进.     

低电压低功耗全加器的研究设计

采用传输管逻辑和低电压 XOR/XNOR结构 ,设计了一种新型的适用于低电源电压下工作的低功耗高速全加器电路。在 1 .8V工作电压下 ,获得了运算时间为 0 .85 lns,平均功耗 ( 5 0 MHz) 3.35 μW的良好特性。     

面向低功耗的全加器优化设计

在对现有全加器电路研究分析的基础上，提出了基于传输管逻辑的低功耗全加器。电路采用对称结构，平衡了电路延迟，消除了毛刺，降低了功耗。经PSPICE在0．24μm工艺下模拟仿真，与已发表的全加器电路的性能进行比较。测试结果表明，改进的新全加器功耗可减小77．5％，同时能耗也是最低的。     

量子全加器构造的探讨

本文探讨了由Toffoli门和受控非门等量子逻辑门构成低位输入、低位输出的量子全加器的电路，并分析了该种量子全加器的变换操作。通过比较推导出有多位输入、多位输出量子全加器的电路组合规律．     

DSP中低功耗全加器的改进设计

在充分研究现有典型全加器结构的基础上,提出了一种结合传输管逻辑和传输门逻辑特点的新型全加器。该全加器采用对称的XOR/XNOR结构,减少了电路延迟,降低了功耗。基于0.18μm CMOS工艺,采用HSPICE对电路进行仿真。结果表明,与典型结构全加器相比,提出的全加器在电路功耗和延迟功耗积(PDP)方面的改进分别为22%和27%。     

45mm低功耗、高性能Zipper CMOS多米诺全加器设计

提出了电荷自补偿技术,此技术利用P型多米诺电路动态结点的放电对N型多米诺电路的动态结点充电,并在此技术基础上综合应用双阈值技术和多电源电压技术,设计了新型低功耗、高性能Zipper C?dOS多米诺全加器.仿真过程中提出了功耗分布法,精确找到了电荷自补偿技术的最优路径.仿真结果表明,在相同的时间延迟下,与标准Zipper CMOS多米诺全加器、双阈值Zipper CMOS多米诺全加器、多电源电压Zipper CMOS多米诺全加器相比,新型Zipper CMOS多米诺全加器动态功耗分别减小了37%、35%和7%,静态功耗分别减小了41%,20%和43%.最后,分析并得到了新型全加器漏电流最低的输入矢量和时钟状态.     

45nm低功耗、高性能Zipper CMOS多米诺全加器设计

提出了电荷自补偿技术,此技术利用P型多米诺电路动态结点的放电对N型多米诺电路的动态结点充电,并在此技术基础上综合应用双阈值技术和多电源电压技术,设计了新型低功耗、高性能Zipper CMOS多米诺全加器.仿真过程中提出了功耗分布法,精确找到了电荷自补偿技术的最优路径.仿真结果表明,在相同的时间延迟下,与标准Zipper CMOS多米诺全加器、双阈值Zipper CMOS多米诺全加器、多电源电压Zipper CMOS多米诺全加器相比,新型Zipper CMOS多米诺全加器动态功耗分别减小了37%、35%和7%,静态功耗分别减小了41%,20%和43%.最后,分析并得到了新型全加器漏电流最低的输入矢量和时钟状态.     

基于弱晶体管的低功耗XNOR门设计

XNOR门是构成Reed-Muller逻辑的基本门电路,现有的XNOR门电路由于信号摆幅的不完全性而导致后级亚阈功耗的存在.本文通过在信号非全摆幅的节点上增加弱晶体管来实现信号的全摆幅,达到消除亚阈功耗,实现低功耗设计的目的.所提出的方法应用于两个典型的XNOR门电路的改进设计中,经PSpice模拟,其功耗改进超过20%.进一步应用到全加器的设计中,结果也证实了此方法的有效性.     

基于控阈技术的电流型CMOS全加器的通用设计方法

利用电流信号的阈值易于控制这一特点,对电流型CMOS电路中如何实现阈值控制进行了研究.以开关信号理论为指导,建立了实现阈值控制电路的电流传输开关运算并具体指导设计了具有阈值控制功能的二值和多值电流型CMOS全加器.提出了适用于任意逻辑值的可控阈电流型CMOS全加器的通用设计方法.通过对开关单元实施阈值控制后,所设计的电路在结构上得到了非常明显的简化,在性能上也获得了改善.最后给出了采用0.25μm CMOS工艺参数的HSPICE模拟结果及其能耗比较.     

量子三值全加器设计

量子多值加法器是构建量子多值计算机的基本模块.通过认真分析三元域上加法的运算规则及带进位加法的真值表,通过设置扩展三值Toffoli门的控制条件有效实现一位加法在各种情况下的进位,利用三值Feynman门实现一位加法的求和运算,由此设计出一位量子三值全加器,再利用进位线将各位量子全加器连接起来构造出n位量子三值全加器.与同类电路相比,此量子全加器所使用的辅助线及量子代价都有所减少.     

基于改进五输入择多门的QCA全加器设计及应用

量子元胞自动机(Quantum-dot cellular automata,QCA)是一种新兴的纳米技术.本文基于改进的五输入择多门,设计出一个全加器,在保持正确逻辑功能的基础上较以往的全加器有一定优势.应用该全加器设计加法器和乘法器,结果表明在某些性能上有显著提高.     

量子全加器设计

量子全加器是量子计算机的基本单元,为了减少能耗,降低构造成本及物理实现难度,本文提出一种新型n位量子全加器,使用3n个CNOT（Controlled NOT）门和2n-1个Toffoli门实现n位量子加减法,采用超前进位方式,不含进位输入,通过最高溢出标志位判断加法的进位和减法的正负号,标志位不参与高低位计算,不增加电路延时,适合n位量子并行计算.随机生成4、8、16和32位数分别进行加减仿真操作,验证了全加器的正确性.该全加器量子代价较低,结构简单,有利于提高集成电路规模和集成度.     

一种基于互补型单电子晶体管的全加器电路设计

基于单电子晶体管(SET)的I-V特性和CMOS数字电路的设计思想,提出了一种由28个互补型SKT构成的全加器电路结构。该全加器优点为：简化了“P—SET”逻辑块;通过选取一组参数使输入和输出高低电平都接近于0．02mV和0mV,电压兼容性好;延迟时间短,仅为0．24ns。SPICE宏模型仿真结果验证了它的正确性。     

基于量子细胞自动机的全加器实现

基于量子细胞自动机的双稳态特性和数字电路,设计了异或门和加法器,采用半经典仿真方法对其进行了仿真,并与Tougaw等人设计的异或门和全加器进行了比较,结果显示在能实现同样的异或和加法功能的情况下,电路结构较为简单且使用的QCA数目大大减少,在规模上只有Tougaw设计的电路的一半左右,这对于减小以后设计的更复杂电路的规模有较大的借鉴意义。     

量子元胞自动机全加器的性能分析与设计

作为一种新型的纳米器件,量子元胞自动机（Quantum-dot cellular automata,QCA）有望取代传统CMOS器件.本文总结了目前已提出的三种全加器（Full Adder,FA）架构,通过概率转移矩阵（Probabilistic Transfer Matrix,PTM）分析找出其中最稳定的架构,进一步地,利用这三种全加器分别构建串行加法器,并从复杂度、不可逆功耗、成本等方面进行比较,结果发现性能最优的全加器架构为MR Azghadi FA.随后,选择该架构提出了一种针对全加器的新型逻辑门和共面QCA全加器电路,并应用此全加器设计了多位串行加法器,经对比分析表明,本文所提出的全加器电路在面积、元胞数和功耗等方面均有较大改进,且具有很好的扩展性.     

基于DSP处理器的加法器的设计

从延迟、功耗、面积等方面对加法器的实现方式性能的比较，适应兼容TMS320C54XDSP处理器的高速、低功耗的需要和结构特点，而采用超前进位加法器的两种设计方案，通过两种方案性能对比和结果分析，最终采用4位一组的分组结构．完成了DSP处理器的40位加法器的设计。     

单电子晶体管全加器电路设计

基于单电子晶体管(SET)的I-V特性和二叉判别图数字电路的设计思想,改进了二叉判别图(BDD))单元,得到了一类基本逻辑门电路,进而提出了一种由11个BDD)单元即22个SET构成的全加器电路单元。SPICE宏模型仿真结果验证了设计的正确性。