多元LDPC编码调制系统中低复杂度的似然概率生成算法

在采用多元LDPC码的通信系统中,尤其当使用高阶调制方案时,输入到译码器中的似然概率计算复杂度非常高。其主要原因是由于似然概率通常是关于信道输出的复杂函数,其计算需已知信道参数。针对上述问题,提出了一种低复杂度的近似似然概率生成算法。依据接收信号和星座点之间的欧氏距离,将星座点所对应的有限域GF(q)上域元素的似然概率进行分块逼近,能够以较低复杂度快速生成译码器所需要的概率度量。仿真结果表明,所提出的分块似然概率逼近生成算法在译码性能上损失较小且极大降低了似然概率生成的计算复杂度,是一种适用于高速多元LDPC译码器前端实现的候选算法。     

LDPC码译码器的设计与实现

由于传统的LLR BP译码算法不易于FPGA实现,为了降低实现复杂度,采用一种改进的LLR BP译码实现方法,设计了一种码长为40、码率为0.5的规则LDPC码译码器,并完成了FPGA仿真实现.仿真和综合的结果表明,所设计的译码器吞吐量达到15.68 Mbit/s,且译码器的资源消耗适中.     

基于FMS算法的多元LDPC码的译码器设计

多元LDPC码具有比二元LDPC码更好的应用前景,但是过高的译码复杂度限制了它在实际系统的中的应用。在扩展最小和(EMS)系列的译码算法中,固定路径最小和(FMS)译码算法不仅具有很低的复杂度,还具有良好的性能。针对如何实现低复杂度的多元LDPC译码器,对FMS算法和分层译码算法进行了介绍,对FMS算法和EMS算法的性能和复杂度进行了对比,最后基于FMS算法实现了一种具有分层结构的译码器。该译码器基于FPGA平台设计,具有较低的硬件资源占用。     

光纤通信中降低LDPC码译码复杂度的方法

伪循环(QC)低密度奇偶校验(LDPC)码可以给光纤通信系统带来更高的编码增益,但译码过程需要的对数似然比(LLR)的计算很复杂.为了降低LDPC译码器硬件设计的复杂度,文章提出一种光纤信道下简化的LLR的计算方法.仿真结果表明,该计算方法与原计算方法相比仅有0.05 dB的译码性能损失.     

LDPC编码调制系统中基于反馈LLR均值的迭代解调/译码算法

该文针对LDPC码编码的BICM系统,提出一种对LDPC码译码器输出外附信息的计算方法进行改进的迭代解调/译码算法。与传统的解调/译码算法不同在于,该算法对每次BP迭代中译码器输出的各编码比特的外附LLR分别求均值后,再将其作为先验信息反馈给软解调器开始下次的迭代解调/译码。采用该方法可有效地减轻LDPC码在BP迭代过程中某些比特LLR值的振荡现象,从而使得传递给软解调器的外附信息更准确。仿真结果表明,和传统的两种迭代解调/译码算法相比,该算法能进一步提高LDPC编码BICM迭代系统的译码性能,而复杂度并无明显增加。     

一种M-FSK信号的能量度量Viterbi软译码算法性能分析

Viterbi译码算法广泛应用于无线数字通信系统,一般采用比特对数似然信息(LLR)作为译码器的输入。针对M-FSK信号,该文提出一种采用信号解调得到的M维能量信息,直接作为译码器分支度量值,并给出了相应的Viterbi译码算法。在加性高斯白噪声(AWGN)和瑞利(Rayleigh)衰落信道下对所提算法的BER性能进行了理论推导,得到了闭合表达式。通过仿真验证了理论推导的正确性,与常规Viterbi算法相比,所提算法避免了比特LLR和分支度量值的计算,降低了算法复杂度和减少了信息损失,提高了M-FSK信号软解调Viterbi译码算法的BER性能,是一种更适用于工程实现的M-FSK信号的Viterbi译码算法。     

一种低译码复杂度的Turbo架构LDPC码

针对低密度奇偶校验(LDPC)码较大的译码复杂度和RAM占用,该文提出了一种低译码复杂度的Turbo架构LDPC码并行交织级联Gallager码 (Parallel Interleaved Concatenated Gallager Code,PICGC)。该文给出了PICGC的设计方法和编译码算法,并分析比较了PICGC译码器与LDPC译码器所需的RAM存储量,推导出RAM节省比的上界。理论分析和仿真结果表明,PICGC以纠错性能略微降低为代价,有效地降低译码复杂度和RAM存储量,且译码时延并未增加,是一种有效且易于实现的信道编码方案。     

多元LDPC编码调制系统CNN辅助迭代检测译码算法

针对相关噪声信道,提出了一种适用于多元LDPC码的深度学习辅助译码算法,将卷积神经网络(Convolution Neural Network,CNN)引入到基于硬信息的迭代大数逻辑算法中,以对抗相关信道噪声影响。在CNN与硬判决译码器之间的迭代能够减弱噪声对编码调制系统的影响,使得译码器可以获得更为准确的估计。为了充分发挥CNN的能力,对于经过高阶调制的复数形式信号数据,通过预处理转化为实数形式。仿真结果表明,相较于已有研究中提出的联合迭代检测译码结构,GF(64)域上的(42,21)多元LDPC码经64-QAM调制传输,CNN方案能够获得最高1 dB的性能增益,验证了其在抵抗相关信道噪声的有效性。     

低存储高速可重构LDPC码译码器设计及ASIC实现

在星上应用中,能够融合多种标准的可重构低密度奇偶校验(LDPC)码译码器受到越来越广泛地关注。然而,由于星上存储资源受限以及空间辐射效应对存储器的影响,传统需要消耗大量存储资源的可重构LDPC译码器很难适用于星上高速信号处理。该文提出一种新颖的可重构译码器架构,通过分层流水线迭代实现高吞吐率,通过结合不同LDPC码字的结构特点实现低复杂度的可重构译码,通过简化存储迭代传递信息以及信道对数似然比(LLR)信息节省存储空间。流片实现结果表明,在台积电(TSMC)0.13 mm工艺下,单路译码器最高可达1.5 Gbps的吞吐率,占用7.8 mm2的硅片面积,最高节省40%的存储资源。     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.     

Research on encoding and decoding of non-binary polar codes over GF(2m)

Binary Polar Codes (BPCs) have advantages of high-efficiency and capacity-achieving but suffer from large latency due to the Successive-Cancellation List (SCL) decoding. Non-Binary Polar Codes (NBPCs) have been investigated to obtain the performance gains and reduce latency under the implementation of parallel architectures for multi-bit decoding. However, most of the existing works only focus on the Reed-Solomon matrix-based NBPCs and the probability domain-based non-binary polar decoding, which lack flexible structure and have a large computation amount in the decoding process, while little attention has been paid to general non-binary kernel-based NBPCs and Log-Likelihood Ratio (LLR) based decoding methods. In this paper, we consider a scheme of NBPCs with a general structure over GF(2^m). Specifically, we pursue a detailed Monte-Carlo simulation implementation to determine the construction for proposed NBPCs. For non-binary polar decoding, an SCL decoding based on LLRs is proposed for NBPCs, which can be implemented with non-binary kernels of arbitrary size. Moreover, we propose a Perfect Polarization-Based SCL (PPB-SCL) algorithm based on LLRs to reduce decoding complexity by deriving a new update function of path metric for NBPCs and eliminating the path splitting process at perfect polarized (i.e., highly reliable) positions. Simulation results show that the bit error rate of the proposed NBPCs significantly outperforms that of BPCs. In addition, the proposed PPB-SCL decoding obtains about a 40% complexity reduction of SCL decoding for NBPCs.     

非二进制Turbo级联码的性能分析

该文在分析了非二进制Turbo码的译码算法的基础上,提出了非二进制Turbo码和具有良好纠突发错误的RS码级联的非二进制Turbo级联码系统模型。该系统采用缩短的RS码(204, 188)作为外码,非二进制Turbo码作为内码的串行级联方式,内码和外码之间用深度为12的交织器隔开,译码时, 非二进制Turbo码分别采用Symbol-by-Symbol Log-MAP和SOVA算法。仿真结果显示,与二进制Turbo级联码系统相比,该系统具有误码率低,延时时间短,频带利用率高等优点。     

多元速率兼容LDPC码的自适应编码调制系统研究

本文设计了一种基于有限域GF(q)上的多元速率兼容LDPC (RC-LDPC) 码结合高阶调制的自适应编码调制(Adaptive Coded Modulation, ACM) 系统。并提出了多元RC-LDPC码在独立和相关衰落信道下的增量冗余型自适应编码调制方案。本方案中多元LDPC码码率从1/3到5/6灵活变化,以较低的系统复杂度,有效提高了系统的频带利用率。仿真结果表明:随着系统吞吐率提高,多元ACM系统相对于二元ACM系统具有越来越明显的编码增益,最高可达约9 dB。      

基于LDPC编码的MIM0系统迭代接收机研究

研究了基于LDPC编码无线MIMO通信系统中的软输出最小均方误差干扰抵消迭代(MMSE PIC)检测算法.针对初次迭代检测时PIC输出的后验比特对数似然比(LLR)不可靠的问题,利用MMSE滤波器输出的高斯近似表示,给出了基于后验概率估计的迭代干扰抵消检测算法,以提高检测器输出的编码比特对数似然比的可靠性.仿真结果表明...     

中短码长的率匹配多进制LDPC码研究设计

该课题研究构造了纠错能力强、编译码复杂度低的中短码长的率匹配多进制LDPC码。提出了一种校验位高效编码删余算法,以得到高性能的多进制RC-LDPC码。该删余算法以设计的高性能中短码长、中等码率(1/2码率)的多进制LDPC母码为基础,采用高效的结构化编码删余算法,实现比较宽的速率范围(例如1/10到9/10)内设计高性能的纠错码。仿真结果表明,此算法性能优于传统的随机删余和节点分组与排序删余算法。     

比特级码率兼容多元LDPC码打孔算法

多元低密度奇偶校验(Non-binary Low-density Parity-check,NB-LDPC)码在中短码情况下性能优于传统二元LDPC码,更接近香农限。针对多元LDPC码码率兼容(Rate-compatible)的问题,提出了一种基于比特级的新型多元打孔算法。首先采用二进制镜像矩阵概念对多元校验矩阵进行映射处理,再根据变量节点的度分布选择合适的打孔节点,从而实现比特级多元LDPC码码率兼容的打孔方案。仿真结果证明与基于符号级的多元打孔算法相比,所提方案的误码率性能在各个码率分别有0.2~0.4 d B的增益。     

基于迭代的同频混合信号单通道盲分离/译码算法

针对采用长约束信道编码的同频调制混合信号,提出了一种利用编码的单通道盲分离/译码迭代算法。该算法通过在盲分离过程中利用译码后反馈的符号软信息来改善分离效果,重点研究了软输入软输出盲分离、最大似然概率译码以及分离译码间的软信息交互。仿真结果表明,迭代盲分离算法相比不采用迭代的算法可获得更好的性能,对于采用(2,1,6)卷积码和随机交织的BPSK混合信号,前者进行2次迭代时可获得约2dB的信噪比增益。     

适用于直升机卫星通信的LDPC译码算法

在分析直升机卫星通信环境下旋翼遮挡问题的基础上,结合具有良好性能的低密度奇偶校验(LDPC)码LLR BP译码算法,提出了一种新的适合于直升机卫星通信环境下不同遮挡类型的译码算法。仿真结果表明,在直升机卫星通信环境下,新的LLR BP译码算法比未经改进的LLR BP译码算法有更好的译码性能。     

一种基于FPGA的简化LLR算法研究

高阶调制方式结合软信息解调的前向纠错编码技术是解决无线通信频谱资源拥挤的有效方法。在传统软信息对数似然比计算方法的基础上,结合mQAM调制技术的正交格雷码映射星座图的特性,提出了一种更简单的计算mQAM软信息方案。在硬件实现上不需要使用乘法器,和传统的LLR计算相比大大节省了FPGA资源,仿真结果表明所提出的LLR简化算法,在(2,1,7)卷积编码下的误码性能接近理想的简化LLR计算结果。