一种光通信系统中时钟提取电路的设计及实现

描述了一种光纤通信系统中基于FPGA实现的时钟提取电路的原理,在MAX+PLUSⅡ环境下结合原理图和进行了综合、仿真和配置,该电路实现了时钟提取电路的全数字化.测试结果表明,该设计方法能比较准确地恢复时钟信号.     

地铁LTE-M1588V2时钟同步方案风险分析

基于LTE技术面向轨道交通的无线通信解决方案LTE-M承载信号CBTC、PIS、CCTV、TCMS、语音集群等多种业务,使得该系统成为保证地铁安全稳定运行的重要因素。然而,LTE技术本身对时钟精度要求比较高,采用单独1588V2时钟授时的方式,这样的授时方案是否可行,又会有哪些问题呢?采用何种可靠的授时方案来保证LTE系统的稳定运行将是亟待解决的问题。     

X光安检机控制信号时钟提取的设计与实现

针对X光安检机系统控制信号传输中采用传统串行通信方式所存在的问题,提出一种利用数字锁相环技术实现串行数据时钟提取的硬件解决方案。该设计基于FPGA进行开发,并针对安检机中串行控制数据传输的数字锁相环进行研究,设计了适用于FPGA的串行时钟提取系统,最终采用Verilog语言实现。该设计经过安检机系统的硬件平台实际测试,最终经过Signal TapⅡ读取实时数据进行验证,可以论证该方案的时钟捕捉周期短,捕捉精度也满足安检机系统要求,从而实现了安检机系统数字控制信号的单线路传输,有效地提高传输的可靠性。     

基于FPGA的IRIG-B DC码编码设计与应用

IRIG-B码授时是一种较为通用的时间同步方式,在一定条件下,IRIG-B码授时相对于GPS授时具有更高的可靠性和稳定性。文章提出了基于单片机和FPGA硬件平台的IRIG-B码时间同步方法,首先采用单片机对固定格式的消息进行一系列信息提取,再利用FPGA对信息进行转换后输出特定波形。文章方案得到的FPGA输出的波形与理论结果完全一致且同步速度较快,证明IRIG-B授时方案的正确性和可行性。     

基于GPS的变电站用时钟的研制

介绍了授时时钟在变电站自动化系统中，在对微机的直接保护中及自动化装置授时中的基本原理，提出了利用GPS接收器与AT89C55单片机系统实现变电站授时时钟的方案，给出了时钟的软、硬件设计，并详细介绍了装置内部的GPS秒脉冲（PPS）信号的软件抗干扰措施及串口通信上的提前发送技术。     

基于FPGA同步电路的实现

同步是通信系统中一个重要的问题.在数字通信中,除了要获取相千载波的载波同步外,位同步的提取是更为重要的一个环节.介绍了一种基于FPGA同步电路的实现而提出一种数字锁相环的位同步提取电路的方案,并已成功地用FPGA器件实现了此方案.此时钟提取电路可以快速、准确地对串行输入信码进行位同步时钟的提取,即使输入码流中有毛刺现象...     

基于FPGA的光纤通信系统中帧同步头检测设计

为实现设备中存在的低速数据光纤通信的同步复接／分接,提出一种基于FPGA的帧同步头信号提取检测方案,其中帧头由7位巴克码1110010组成,在数据的接收端首先从复接数据中提取时钟信号,进而检测帧同步信号,为数字分接提供起始信号,以实现数据的同步分接。买验表明,此方案成功地在光纤通信系统的接收端检测到帧同步信号,从而实现了数据的正确分接。     

基于等效时钟法的干涉仪速度信息获取研究北大核心CSCD

为了提升傅里叶变换光谱仪(Fourier transform infrared spectroscopy,FT-IR)的性能,设计了一种基于等效时钟法的高精度速度信息获取系统。激光信号经过干涉仪形成干涉信号,通过放大、滤波、整形,成为数字电路识别的脉冲信号。基于速度信息获取的数学原理,对基于T法测量获取速度信息的方法进行了误差分析,并提出基于等效时钟法的速度信息获取方法。现场可编程门阵列(field programmable gate array,FPGA)读取脉冲信号后,根据等效时钟法计算光程差速度值。仿真分析与实验结果表明,当He-Ne激光干涉信号频率为9kHz时,基于等效时钟法的速度信息获取误差仅为0.01%,实现了高精度的光程差速度信息获取。对提高干涉仪系统的控制精度和光谱仪的信噪比具有重要意义。     

北斗卫星授时接收机的设计与实现

针对北斗卫星导航系统的时钟高稳特性,研究了高精度、低成本授时接收机的设计和实现方法。介绍了授时接收机从北斗卫星提取授时时标的设计方案,对方案中各部分做了功能分析。对产生授时时标中的关键环节、本地时钟的选择、本地时钟钟差的处理、卫星位置偏差的处理和授时时标合成策略进行了阐述。给出了授时系统的测试方法,分析了性能指标,测试结果表明能够达到优于100ns(1σ)的授时精度。     

基于FPGA的2M误码测试仪设计

根据2M误码测试仪的系统整体功能要求．给出了基于FPGA的2M误码测试仪的系统硬件架构和核心控制器FPGA内核的设计框架。重点介绍了系统硬件结构中E1接口的设计方法和软件中的系统时钟模块、测试序列发生模块、位同步信号提取模块和帧同步信号检测模块的FPGA设计方法。同时以Ahera的QuartusⅡ软件为开发平台,给出了部分模块的仿真波形图。