基于SOPC可重构的图像采集与处理系统设计

针对目前PC算法无法实现图像实时处理以及固定硬件平台很难实现算法修改或者升级的问题,设计一种基于SOPC可重构的图像采集与处理系统,实现了图像数据的片上实时处理以及在不改变硬件电路结构而完成算法修改或者升级的功能。此系统围绕两块Xilinx FPGA芯片进行设计,通过FPGA以及其Microblaze 32 bit软核处理器和相关接口模块实现硬件电路设计,结合FPGA开发环境ISE工具和EDK工具协作完成软件设计。由于采用SOPC技术和可重构技术,此设计具有设计灵活、处理速度快和算法可灵活升级等特点。     

高速64点FFT芯片设计技术

针对高速64点FFT(快速傅里叶变换)处理芯片的实现,分析了FFT运算原理,并根据FFT算法原理介绍了改进的FFT运算流图。介绍了FFT处理器系统的各模块的功能划分,并根据FFT处理器结构及其特殊寻址方式,采用Verilog HDL对处理器系统的控制器、双数据缓存、地址生成器、蝶形运算单元以及I/O控制等模块进行了RTL(寄存器传输级)设计,并在ModelSim中对各模块以及整个系统进行功能仿真和验证,给出了部分关键模块的仿真波形图。设计中,注重从硬件实现以及电路的可综合性等角度进行RTL电路设计,以确保得到与期望性能相符的硬件电路。     

视频成像测井光缆传输系统井上电路设计

文章描述了一种基于FPGA实现的井上电路.该电路基于光缆传输机制,采用光模块完成光电转换,在FPGA内实现高速串行数据的数据恢复和曼彻斯特解码等处理,经视频模块处理后,完成对井下视频信息的恢复.其中,高速串行数据的数据恢复采用了过采样的处理方法.该电路结构简单、可靠性较高,与井下电路配合使用,可实现井下视频信号的可靠采集.     

边界增强算法的硬件实现

通过对应用于图象处理的边界增强算法的研究,结合目前世界上流行的硬件描述语言Verilog HDL的设计,将边界增强算法用硬件电路模块的形式来实现。此硬件电路采用流水线结构,关键运算部件采用复用形式,以提高系统处理效率。     

H.264/AVC中变换量化模块的可重构设计

基于H.264/AVC视频编码标准,完成编码模块中的整数OCT/Q模块可重构IP核的优化设计.在硬件开销改变不大的情况下,利用可重构理论,提炼出其核心部件即可重构处理元,在同种电路结构上实现变换量比(DCT/Q)和反变换反量比(IDCT/IQ)的功能,满足高清视频实时编解码要求.     

IEEE802.1AE中GCM的高速硬件实现

该文设计了一种适用于IEEE802.1AE协议的GCM高速硬件结构。GCM的核心模块包括AES和Ghash两部分。该文中Ghash模块采用了一种新型的并行乘加器,可以同时处理多组数据,而不需要预先确定等待处理的分组数据总数;为了支持密钥每个时钟周期不断变化,AES中密钥扩展模块采用了循环展开结构。该文采用二度并行的Ghash模块实现了GCM高速加密电路,使用Fujitsu 0.13 m 1.2 V 1P8M CMOS工艺进行逻辑综合,得到吞吐率为97.9 Gbps,面积为547 k门,时钟频率达到764.5 MHz。     

基于TMS320DM6446的嵌入式视频处理模块硬件设计

采用TI公司的DaVinci系列芯片TMS320DM6446为主芯片设计了一套视频处理模块,该模块通过高速视频解码电路对模拟视频信号进行数字化处理,由DSP（数字信号处理器）芯片对数据进行处理,从而实现实时处理和输出。详细介绍了视频处理模块的硬件设计方案,主要涉及到视频解码芯片TVP5150、FPGA（现场可编程门阵列）及DSP等,还包括视频协处理电路和网络通信及接口电路。所提出的系统设计方案满足嵌入式视频处理要求,可作为最小的独立视频处理系统运行。     

基于SOC的通用处理模块设计

本文设计一种基于 SOC 芯片的通用处理模块,采用 SOC 内嵌的两个 RAM 分别实现不同 CPU 功能的方式实现通用处理模块的功能。模块实现了信号处理、信息处理、链路处理和话音处理等通用模块需要的功能,完成了 ADC 电路、DAC 电路、时钟电路、电源电路、话音电路等功能电路的设计和测试,为后续设备的小型化和通用化提供了扎实的研究基础和硬件支撑。     

高吞吐率XTS-AES加密算法的硬件实现

基于XTS-AES算法提出了一种具有并行全流水结构的硬件实现方法.设计通过展开数据通路的方式,提高了吞吐率;同时还通过采用内部流水线结构优化关键路径的方式,提高了电路的时钟频率和整体工作性能.在UMC 90 nm CMOS工艺条件下,所设计的XTS-AES模块的吞吐率比目前已知XTS-AES的最高吞吐率提高了52.28%.分析结果表明,该硬件模块完全满足现阶段高速加密存储的需要.     

超声波定位系统串行通信模块设计

针对超声波定位系统,设计了串行通信模块。介绍模块的工作流程和硬件电路,以及应用SP Comm控件在Delphi环境下开发的上位机软件。模块实现了PIC单片机与上位机的通信功能,并能够通过上位机软件对采集到的数据进行处理与显示。实验表明,该模块结构简单．性能稳定,在多机器鱼系统得到了应用。     

可重构技术在SiP模块中的实现

近年来可重构技术得到了广泛的应用,它结合了ASIC和通用处理器两者的优点,提高资源利用率的同时又降低了成本.结合先进的SiP(System in Package)小型化技术,重点描述了FPGA可重构技术在国产化LCDSP0101SiP计算机模块中的实现,在不改变硬件电路的情况下完成电路功能的改变,是国内首次将FGPA可重构技术应用在SiP模块中,实现了小型化的可定制的计算机模块.     

一种基于电流变化监测的高速自适应数据处理电路设计

本文根据大规模集成电路对数据处理模块高速度、低误差的要求，提出了一种高速自适应数据处理电路结构的设计。该结构能够基于对并行数据处理模块电流的监测，自动选取数据处理速度最快的模块作为关键路径，从而自适应地调整电路整体时延。实验结果表明该结构可以满足高速数据处理电路在功能和性能上的要求。     

VXI总线240 MS/s高速任意波形产生器模块的研制

提出了一种高速VXI总线任意波形产生器模块的设计原理和实现方法。给出了模块VXI总线A16／A24寄存嚣基接口电路及实现高速波形合成的关键硬件技术。介绍了模块驱动程序的设计方法。试验测试表明，所研制的任意波形产生器模块能达到设计指标。     

一种A/D转换电路的设计与应用

针对A/D数据转换在地空信息系统设备之间交互通信的需求,设计了一种多通道高精度数据采集转换电路。结合FPGA技术的具体硬件设计方法和软件实现流程,通过实验数据阐明了模数混合电路中信号抗干扰处理对A/D转换性能的影响。设计具有多通道多量程数据采集转换功能,硬件电路无需电平逻辑转换控制,结构简单。仿真结果表明,转换结果稳定,数值无偏差。经过实际系统测试,性能良好,可适应多种高速数据采集转换需求。     

面向扩频通信的可重构阵列电路研究

传统的可重构电路主要由细粒度数据处理单元组成,但是其实现的运算功能单一,且布线复杂,限制了可重构SoC电路的通用性和灵活性.针对以上问题,根据通信领域基带信号处理的运算特点,设计了一种新型可重构阵列电路,可作为运算模块嵌入可重构SoC,此阵列由粗粒度数据处理单元构成的细胞互联组成.针对基带信号数据位宽多样的特点,细胞可重构实现多种算子.通过在阵列中每个细胞内部都嵌入独立配置存储器,采用并行数据配置电路的方式,以降低阵列的重构时间开销,实现整个阵列的快速重构.以伪码捕获为例,对设计的电路进行仿真.结果显示,设计的结构布线方法简单、通用性及灵活性强.     

UHF RFID系统读写器控制处理模块硬件设计综述

控制处理模块是UHF RFID读写器电路的一个重要组成部分,该模块电路的设计及实现是当前UHF RFID系统一个研究的热点。基于此,对UHF RFID系统读写器的控制处理模块电路的组成结构、实现方式,特别是微处理器的选用进行了比较分析和综述,指出了基于SOPC设计理念、NiosⅡ嵌入式软核处理器的控制处理模块设计符合电子系统设计的发展潮流和趋势,具有市面上其它设计方案不可比拟的优势。     

基于DSP芯片VC33的液晶显示的设计和实现

本文介绍了点阵液晶显示模块MF50174的外置控制器SED1335与VC33系列DSP的硬件接口电路,以及通过该电路驱动点阵液晶模块来实现字符、汉字和图形显示的软件设计。本设计中,采用图形点阵式液晶显示模块,硬件结构简单,软件易于维护,扩展性强,可以得到友好的人机界面,所以在性能方面优于其它同类型的控制器,非常适用于各种便携式系统的设计。     

基于SoPC的高速图像采集模块的设计

研究了一种基于SoPC技术的嵌入式高速图像采集控制模块的设计方案。该模块通过在FPGA芯片上配置NiosⅡ软核处理器和相关的接口模块来实现其主要硬件电路,并结合系统的软件设计来控制高速多功能视频解码芯片ADV 7181和SDRAM。实现了图像的高速A/D转换、存储等功能。由于采用SoPC和DMA控制技术,该模块具有设计灵活、图像采集速度快和扩展性好等优点。     

并行化改进遗传算法的FPGA高速实现方法

为提高硬件运行速度和资源利用率,利用硬件并行化的思想改进传统算法的处理模式,将遗传算法传统实现方法的控制部分分解到各模块内部,按照流水线模式,应用现场可编程逻辑门阵列(FPGA)高速实现。综合后时钟频率达到137.08 MHz,演化1代需64个时钟周期,即0.467μs。实现结构节约硬件资源,效率高,使大规模遗传算法的高速硬件实现成为可能。     

基于机器视觉的智能快递分拣系统设计

阐述基于机器视觉的智能快递分拣系统设计，包括系统机械结构、硬件电路、控制算法，探讨摄像头支架的安装与固定的优化，以模块形式的分类，主板、接口电路、电机驱动模块的设计。系统通过合理设计，实现了快递物品信息的识别处理，自动分拣，具有便捷灵活的优点。