基于DRFM的SAR干扰技术研究

本文从DRFM的时钟分析出发,研究了DRFM的A/D、D/A时钟差异对输出信号的影响,并以此为基础研究了DRFM输出信号对SAR进行干扰所带来的影响,研究了A/D、D/A时钟的差异与干扰模式和干扰效果的关系,最后通过仿真对前文的分析进行了验证。     

慢速A/D转换中工频干扰的去除

工频干扰是各类信息设备及信号处理中最常见的一种干扰信号,若不去除将大大影响测量精度.首先分析工频干扰对模拟信号的影响,然后根据干扰的特点设计了控制电路来控制A/D转换器的采样频率,实现了采样频率与工频同步,从而达到有效地去除工频干扰.最后用标定的方法,得出了A/D转换器输出数值与输入模拟信号间对应的理想数学关系式.     

一种基于映射结构的新颖A/D转换器的研究和仿真

本文研究了一种新型的混沌A/D转换器,这是一种基于非线性映射结构的非流水式ADC,并提出基于开关电容的ADC电路设计.理论分析和实验仿真表明本文所提出的A/D转换器克服了流水结构A/D变换器多级之间的增益匹配和每级中A/D和D/A变换之间的匹配等主要影响精度的设计问题,具有对噪声干扰不敏感等特性,降低了对部分元器件的精度等要求,可能为高速高精度A/D转换器的设计提供一种新的途经.     

12位100 MS/s流水线A/D转换器的参考电压缓冲器

分析了参考电压精度对流水线A/D转换器性能的影响,并通过Matlab建模仿真,得到了12位流水线A/D转换器对参考电压精度的要求,即参考电压精度要达到10位以上.提出了一种新型的参考电压缓冲器结构,通过增加两个静态比较器,有效地提高了缓冲器的精度.采用SMIC 0.35 μm 3.3 V CMOS工艺,为一个12位100 MHz采样频率的流水线A/D转换器设计了电压值为1.65 V±0.5 V的参考电压输出缓冲器.Hspice后仿真结果显示,各个工艺角下,缓冲器可将干扰对1 V的差分输出的影响控制在0.35 mV以内.该缓冲器可以达到10位以上精度,能够满足12位100 MS/s流水线A/D转换器的设计要求.     

A/D与D/A转换器主流工艺技术现状和发展趋势

随着半导体技术的进步,对A/D、D/A转换器的性能提出了更高的要求,用于制作A/D、D/A转换器的工艺技术也在不断改进.文章介绍了目前用于制作A/D、D/A转换器的主流工艺技术;结合相关产品,对比分析了各种工艺的优缺点,并对A/D、D/A转换器工艺技术的发展趋势进行了展望.     

高精度A/D采样电路的干扰分析与电路设计

分析了A/D采样电路的特点及干扰形式,总结了高精度A/D采样电路的PCB设计规则,完整设计了一个基于CPLD和ADS7809的高精度A/D采样电路,应用结果表明,该高精度采样电路板抗干扰能力强,工作稳定,采样精度符合设计要求。     

一种飞行控制计算机高精度A/D采集单元设计与研究

模拟信号是飞行控制计算机关键数据类型之一。设计了一种对噪声和电磁干扰具有强抑制能力、高速、高精度A/D转换单元。采取差分信号采集电路,结合硬件和软件成型滤波器设计技术,达到抑制和消除噪声干扰、增强A/D采样数据稳定性之目的。测试结果表明,该高精度A/D数据采集单元在典型干扰条件下数据采集分辨率达到15位,精度达到14位,相比较于原样例飞行控制计算机A/D单元数据采集精度提高2~3位,工作稳定,满足无人机飞行控制计算机模拟量数据采集要求。     

基于CPCI总线的智能A／D，D／A模块设计

A/D和D/A接口在工业控制应用中普遍存在,这就促使了基于各种接口的A/D,D/A模块的诞生.基于CPCI总线的A/D,D/A模块通过CPCI总线与主机通信,通过A/D接口采集电压信号,经过伺服控制软件处理.输出模拟量驱动执行机构.该模块使用DSP芯片对数据进行实时处理,通过CPCI总线进行快速的数据传输.在实际应用中得到了可靠性、实时性等方面验证.     

ICL7109在8031单片机主控下的接口技术

ICL7109是一种高精度、低噪声、低漂移、价格低廉的双积分式12位A/D转换器,由于另有一位极性位输出,实际上具有13位A/D的精度。ICL7109的抗干扰能力很强,特别适用于噪声干扰大、速度要求不太高的测试环境。本文介绍8031单片机对ICL710A/D转换器的主动控制技术。该接口技术能使单片机在工作时不受A/D转换器发出中断的影响或其它的干扰,但又能保证转换数据不被丢失,因此这是一种十分有用的接口技术。一、接口电路 ICL7109与微机接口时,通常将RUN/HOLD(运行/保持)引脚接高电平。使其不断地作A/D转换。当采用直接方式接口时,由STATUS(状态信号)     

可有效抑制EMI的D类放大器以低成本提供高音质

消费类音频工程师多年以来试图利用较省电的数字D类放大器来取代功耗较高的模拟A/B类放大器.但传统D类放大器解决方案中固有的EMI高辐射会干扰AM/FM收音机和智能手机的运行,为满足EMI规范而添加过滤和屏蔽措施又带来较高的成本,阻碍了D类放大器的应用.     

DESIGN AND IMPLEMENTATION OF CMOS IMAGE SENSOR

I. Introduction Complementary Metal Oxide Semiconductor (CMOS) image sensor has been becoming in-creasingly significant in the field of solid image sensor. Compared with Charge-Coupled Device (CCD) image sensor, CMOS image sensor possesses many advantages, such as smaller size, more con-venient to be integrated with other devices, lower power consumption and cost, etc[1,2]. To date, CMOS image sensor is adopted in almost all mo-biles which can take pictures. In addition, CMOS image …     

DESIGN AND IMPLEMETTATION OF CMOS IMAGE SENSOR

A single Complementary Metal Oxide Semiconductor (CMOS) image sensor based on 0.35 μm process along with its design and implementation is introduced in this paper. The pixel architecture of Active Pixel Sensor (APS) is used in the chip, which comprises a 256×256 pixel array together with column amplifiers, scan array circuits, series interface, control logic and Analog-Digital Converter (ADC). With the use of smart layout design, fill factor of pixel cell is 43%. Moreover, a new method of Dynamic Digital Double Sample (DDDS) which removes Fixed Pattern Noise (FPN) is used.The CMOS image sensor chip is implemented based on the 0.35 μm process of chartered by Multi-Project Wafer (MPW). This chip performs well as expected.     

基于混合精度模数转换器的大规模MIMO-OFDM系统性能分析

该文对在接收端使用混合精度的模数转换器且采用迫零接收算法的大规模MIMO-OFDM系统的上行链路的频谱效率和能量效率进行了研究。采用加性量化噪声模型来对系统的性能进行分析,推导出整个系统的频谱效率和能量效率的近似闭式表达式,并通过仿真证明了表达式的正确性。研究结果表明,系统的频谱效率和每个用户的发送功率,接收端天线数目和接收端量化精度有关。数值和仿真结果还表明可以通过增加基站端的天线数量来补偿由低精度模数转换器带来的性能损失。     

宽带数字单边带下变频器

数字单边带下变频器是软件无线电中不可缺少的组成部分,也是射电观测中,数据采集设备的重要组成部分,由于该模块紧接高速A/D采样器之后,所以对其运算处理能力有很高的要求.本文提出了实现宽带数字单边带下变频器的一种可行方案——并行处理,可以从根本上解决数字信号处理的瓶颈效应.     

一种基于FPGA的数字下变频器

介绍一种用FPGA实现的中频数字化接收机数字下变频器,重点介绍了数字下变频器原理、能够降低运算工作量的多相滤波处理结构和分布式算法,给出了设计应用的实例。     

微型SAR的数字下变频设计

在微型SAR实时成像样机的设计中,对雷达回波在中频进行采样,然后采用数字下变频技术实现正交解调,可以减少系统的复杂性,提高雷达的数字化程度和性能。该文针对微型SAR方案中数字下变频设计中的难点,即采样频率高达2 Gsps,带宽900 MHz,实时处理的难度很大,根据具体设计参数优化了数字下变频的实现结构,重点比较了并行FIR滤波器和快行FIR滤波器的差别,然后在FPGA中编程实现了数字下变频模块,给出资源占用情况、运行速度和量化噪声影响,最后给出在微型SAR技术项目中的实际应用结果,理想的成像结果表明了该设计的正确性。     

多路PSK/FSK视频信号的光纤传输设计

介绍了多路PSK/FSK调制的视频信号经过A/D转换后,通过现场可编程门阵列(FPGA)进行复用,经并串转换、电光转换后通过光纤进行传输的设计方法,为了监测光线路通信质量情况,另设计了误码检测电路.     

Pulse shrinking time-to-digital converter for UWB application

A kind of architecture of Time-to-Digital Converter(TDC) for Ultra-WideBand(UWB) application is presented. The proposed TDC is based on pulse shrinking, and implemented in a Field Programmable Gate Array(FPGA) device. The pulse shrinking is realized in a loop containing two Programmable Delay Lines(PDLs) or a two-channel PDL. One line(channel) delays the rising edge and the other line(channel) delays the falling edge of a circulating pulse. Delay resolution of PDL is converted into a digital output code under known conditions of pulse width. This delay resolution measurement mechanism is different from the conventional time interval measurement mechanism based on pulse shrinking of conversion of unknown pulse width into a digital output code. This mechanism automatically avoids the influence of unwanted pulse shrinking by any circuit element apart from the lines. The achieved relative errors for four PDLs are within 0.80%–1.60%.     

一种应用于TDC的低抖动延迟锁相环电路设计

本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对（Time-to-Digital Converter,TDC）应用的宽动态锁定范围、低静态相位误差延迟锁相环（Delay-Locked Loop,DLL）电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求.     

一种非平衡式半桥变换器的小信号模型与仿真

非平衡式半桥变换器利用自身的寄生器件实现了开关管的零电压操作,在不影响电路整体结构,以及不增加成本的前提下达到了很好的输入、输出特性.本文建立了该类变换器的数学模型,并对整体的电路稳定性和几个关键的频率特性进行了研究.