一种单环Δ-Σ调制器的全数字实现

针对无线人体局域网(WBAN),采用TSMC 0.18μm CMOS工艺,对3阶单环结构Δ-Σ调制器进行了优化设计和全数字实现。实验结果表明,在Δ-Σ调制器中使用Qn方法实现对浮点小数的定点化,优化后的结构能够在运算精度、器件尺寸及功耗上达到平衡。该研究工作可以为实现全数字小数锁相环提供重要的理论及设计参考。     

一种LFSR加抖的三阶Σ-Δ调制器设计

基于一款小数频率合成器的设计要求,采用三阶MASH1-1-1结构设计了一种全数字三阶Σ-Δ调制器,并针对调制器输出的周期性难以消除的问题,在累加器的进位输入端口进行了LFSR加抖。使用MATLAB对三阶Σ-Δ调制器进行了仿真,结果表明,经过MASH1-1-1三阶Σ-Δ调制器整形后的量化噪声被推到频率高端,环路带宽内基本不存在小数分频产生的量化噪声,从而有效地提高了锁相环的性能。     

Σ-Δ调制小数分频器的设计

Σ-Δ调制小数分频器合成器是在数字锁相小数分频频率合成技术的基础上,运用现代数字技术对小数分频频率合成而引入的相位杂散进行有效的处理,克服了用传统方法处理而带来的结构复杂、调试困难及成本较高等诸多难点,从而在军用和民用上都得到了广泛的应用.Σ-Δ调制小数分频器是Σ-Δ调制小数分频合成器的关键电路,文中给出了Σ-Δ调制小数分频器详细的数字电路结构,对其工作原理、系统结构及系统工作模式作了详尽的分析,最后采用ASIC实现了Σ-Δ调制小数分频器.     

Σ-Δ调制器MASH 模型的结构寄生研究

Σ-Δ调制小数分频频率合成器利用噪声成型技术,将量化噪声的频谱搬移到频率高端,借助锁相环路的低通特性对这种高频噪声进行抑制,不但实现了锁相环输出频率的精细步进,而且解决了小数分频存在的尾数调制问题。然而,作为有限状态机,特定输入情形下会形成特有的杂散谱,即Σ-Δ调制器的结构寄生。介绍了Σ-Δ调制器MASH模型的结构寄生,详细推导了1 阶、2 阶和3 阶MASH 模型的输出序列长度关系式,揭示了序列长度与输入数值和累加器初始值密切关系,获得了避免极短序列长度的有效方法,有效消除了结构寄生,为高性能Σ-Δ调制小数分频频率合成器的设计提供了理论依据。分析方法也适合其它新型调制器结构寄生的分析,具有重要意义。     

Σ-Δ调制器应用于小数分频锁相环的仿真

介绍了Σ-Δ调制器小数分频的原理及其在锁相环中的作用。该方法比传统小数分频方法具有低相噪、锁定时间快、频率分辨率高等优点。论述了Σ-Δ调制器在锁相环中应用,并且用Simulink进行了仿真,得到了非常好的分频结果。     

一种高速高精度Σ-Δ调制器的设计

采用多位D/A转换器是Σ-Δ调制器实现高速高精度的主要手段,然而,多位D/A转换器引入非线性却是影响Σ-Δ调制器信噪比的主要因素.讨论了一种具有单位信号传递函数、动态元件匹配实现多位D/A 转换器并对其引入的非线性噪声压缩整形(NSDEM)的Σ-Δ调制器结构;在此结构上进行了Σ-Δ调制器的设计方法研究.行为仿真结果验证了该结构和设计方法的可行性.     

Σ-Δ模拟/数字转换器综述

Σ-ΔA/D转换器是利用速度换取精度的高精度模拟/数字转换器。文章分析了Σ-ΔA/D转换器的产生、组成和优势,重点介绍了Σ-Δ调制器结构及其性能指标,简要介绍了数字抽取滤波器。对Σ-ΔA/D转换器国内外发展状况进行了全面的分析。在此基础上,论述了Σ-ΔA/D转换器未来的发展趋势。     

低电压Σ-Δ调制器关键技术及设计实例

介绍了低电压开关电容Σ-Δ调制器的实现难点及解决方案,并设计了一种1 V工作电压的Σ-Δ调制器.在0.18 μm CMOS工艺下,该Σ-Δ调制器采样频率为6.25 MHz,过采样比为156,信号带宽为20 kHz;在输入信号为5.149 kHz时,仿真得到Σ-Δ调制器的峰值信号噪声失真比达到102 dB,功耗约为5 mW.     

∑-ΔADC中调制器简述

在高速ADC领域,Σ-ΔAD使用日益广泛,本文主要介绍Σ-ΔAD的工作原理,着重介绍其调制器的结构和实现方法。     

基于FPGA的Σ-Δ ADC数字抽取滤波器Sinc~3设计

针对Σ-ΔADC输出端存在的高频噪声问题,设计了一种Sinc3数字抽取滤波器,实现了Σ-Δ调制器输出信号的高频滤波。分析了Sinc3滤波器的结构原理,基于Spartan-6FPGA进行滤波器的设计与实现,并进行了实验验证。实验结果表明,该数字抽取滤波器不仅结构简单,无需实现乘法运算,便于硬件实现,且能有效滤除高频噪声,具有较强的实用性。     

一种低杂散的小数分频锁相环

基于0.18 μm CMOS工艺,设计了一种锁定频率范围在1.8~2.4 GHz的电荷泵锁相环。采用高性能的鉴频鉴相器、电荷泵以及三阶Σ-Δ调制器,减小了输出时钟的参考杂散。在Σ-Δ调制器中引入线性反馈移位寄存器(LFSR),生成伪随机序列,进一步降低了小数杂散。仿真结果表明,在0.3~1.5 V输出电压范围内,锁相环的电流失配比仅为0.1%,小数杂散为-50 dBc @1 MHz。     

基于FPGA的小数频率合成器的设计

小数分频是实现高分辨率低噪声频率合成器的主要技术手段。在分析了小数频率合成以及杂散抑制技术的基础上,采用高阶Σ-Δ调制技术可以将量化噪声功率的绝大部分移到信号频带之外,从而可通过滤波有效抑制噪声。仿真结果表明,该高阶数字Σ-Δ调制可以很好地抑制小数分频频率合成器中的杂散问题,具有很高的实用性。     

带通Σ-Δ调制器的双线性变换设计方法

本文论述了带通式Σ-Δ调制器的双线性变换设计方法,通过线性化的插入式网络分析技术,将带通式Σ-Δ调制器的设计问题转化为了IIR带阻数字滤波器的设计问题.文章给出了该方法的原理和设计步骤,并对一位Σ-Δ代码的产生和检验方法以及调制器的稳定性问题进行了说明和讨论,最后给出了利用Matlab的计算机仿真结果,结果表明,该方法简单可靠,便于计算机仿真和检验,可大大加快带通Σ-Δ调制器的设计过程.     

∑-△调制噪声整形的研究

介绍 Σ-Δ调制器的基本结构 ,分析 Σ-Δ调制技术对噪声进行整形的基本原理及过采样率、Σ-Δ调制器的级数对整形效果的影响 ,从中获得了一些有用的结论。     

基于高阶单比特Σ△调制器的频率综合器

本文介绍了高阶单比特Σ△调制器在小数分频频率综合器中的应用。普通小数分频频率综合器容易产生很大的杂散频率,采用Σ△调制器可以有效消除杂散频率降低相位噪声。由于多比特MASH结构的非线性,这里采用单比特高阶Σ△调制器(CIFB),最后提出实现电路。     

一种四阶2-1-1级联Σ-Δ调制器的MATLAB建模分析

对4阶2-1-1Σ-Δ调制器采用MLTLAB中的SIMULINK工具箱完成其行为级建模,在此基础上分析了各种非理想因素对调制器性能的影响.根据MATLAB系统仿真结果,获得了对时钟抖动、噪声、运放有限增益等参数的设计限制,并为Σ-Δ调制器的电路设计提供了具体参数约束指标.级联Σ-Δ调制器的MATLAB建模分析同样适应于单环高阶Σ-Δ调制器的系统设计.     

Σ-Δ型A/D转换器基本原理解析

Σ-Δ型A/D转换器以其独特的优势，广泛应用于转换速率在每秒百千次以下的场景中。其核心Σ-Δ调制器虽然结构简单，但工作原理理解却不易，我们独辟蹊径，从初学者易于理解的角度切入，进行原理阐述，然后回归到实际的结构图，最后给出了Σ-Δ调制器的PSpice仿真验证，解决了初学者理解Σ-Δ型A/D转换器工作原理的难题。     

高速二阶∑-△A/D调制器的设计

文章对二阶Σ-ΔA/D调制器的原理、系统性能及稳定性进行了分析,给出噪声传递函数和信噪比。并根据实际的器件参数和设计准则,应用CMOS开关电容和高速模拟电路技术,用0.6μm工艺实现了一个高速二阶Σ-Δ调制器。     

Σ-ΔA/D转换器中电压放大型运放的高线性度设计

高阶、高精度是当前Σ-Δ调制器的设计趋势,随着系统结构越来越复杂,带内量化噪声的噪声背景逐渐降低,已不再成为制约调制器精度的主要瓶颈。整个系统的线性失真度对调制器最终精度的影响越来越大,甚至成为决定因素。为提高Σ-Δ调制器的线性度,对运算放大器这一主要非线性源进行了深入的分析,并提出若干优化方案。最后,通过一个三阶单环Σ-Δ调制器结构进行了仿真验证。采用电压放大、AB类输出的运算放大器结构,大大减小了系统功耗。     

Σ-Δ调制技术在频率合成中的应用

本文介绍了采用Σ-Δ调制技术的小数分频PLL频率合成器.为了提高分频信号的质量和减少小数分频器的小数杂散,我们采用了高阶Σ-Δ调制技术原理.本文还提出了采用这种原理的具体电路实现方式.