基于RocketIO的多路相机数据传输系统的设计

数字/模拟图像数据传输一直是测控设备数据通讯中的重点和难点.针对Xilinx的Virtex-ⅡPRO系列FPGA内嵌的RocketIO收发器模块,设计了用于测控设备多路图形数据的高速传输系统.该系统充分利用了FPGA中集成的RocketlO收发器模块,采用BREFCLK差分输入参考时钟,8B/10B编码,预加重处理等技术.实现了多路图像高速、实时、远距离传输.单通道传输速率可以达到3.125Gb/s.     

基于 JESD204B 协议的雷达视频信号同步传输设计与实现

以宽带测向接收机中多波束比幅测向为背景,设计了基于JESD204B协议的高速背板视频信号同步传输方案。时钟、JESD204B协议参数的设计合理,实现了2块多通道视频幅度采集板与1块数据处理板之间线速率为6．25 Gbps的高速同步传输,解决了多波束比幅测向前多通道视频信号传输同步问题。     

多路高速光纤图像传输系统设计及实现

设计了基于内嵌高速收发器RocketIO的现场可编程门阵列(FPGA)的多路光纤图像传输系统,能够对Camera Link接口模式的高速大容量图像数据进行实时传输。详细给出了系统总体结构设计、硬件实现中需要注意的问题和若干关键的软件功能模块,包括并口转换模块、图像传输控制逻辑和RocketIO的设计和配置。实验显示传输系统的三通道有效数据传输速率达7.2Gb/s,传输线路稳定可靠,满足光电探测设备对传输带宽的需求。     

基于 RocketIO自定义传输协议在高速串行通信中的设计与实现

为了便于工程应用,提高数据传输速率,以Xilinx公司Virtex5系列FPGA内嵌的RocketIO为物理层,实现了基于自定义传输协议的两种设计---高速收发器的设计与高速串行接口的设计,并对两种设计进行了简要分析,指出了适用的不同场合．以高速信号采集为实例,在IS E开发环境中实现了基于自定义传输协议的高速串行接口,用Chipscope捕获数据并对其进行分析,得出基于RocketIO的自定义传输协议在高速串行通信中可靠性高,误码率低于10-13．     

高速数据通信及其差错控制研究

提出一种基于嵌入式时钟的高速数据通信方案及其差错控制编译码算法,并分析了性能。采用信道编码调制技术将时钟信息嵌入到高速串行数据流中,实现自同步传输,突破了外同步方式下传输距离和传输速率的上限,使远程传输带宽达3Gbps以上。针对高速调制信道的特点,在经典汉明码基础上引入交织技术,把可能存在的连续误码转为单个随机错误,简化了差错控制算法的复杂度,提高了编码效率和纠错性能。其编译码电路延时小、易实现、码率易控,方便高速数据通信系统应用,且能显著改善低信噪比条件下传输的可靠性。     

光纤通信中8B10B编码器的设计与实现

为了满足光纤通信系统中对线路编码的特殊要求,在深入分析现有8B/10B编码原理的基础上,提出了一种新的将同步块分组法与查找表法相结合的8B/10B编码方案。此方案的优势在于能在同一时钟下同步完成3B/4B编码和5B/6B编码,进而通过Disparity和Running Disparity这两个参数来控制编码后的4 bit数据和6 bit数据,使之结合为10 bit并行数据,最后通过串化器转化为高速的串行数据进行输出。整体设计方案用VHDL硬件语言实现了算法的描述,并在QuartusⅡ软件平台上实现了整个编码器的电路综合和波形仿真,结果表明该方案具有占用资源少、编码速度快、实时性好、可靠性高等优点,并且充分满足光纤通信中对高速数据传输的要求。     

基于快速以太网物理层的实时高速数字视频传输

从剖析快速以太网物理层的基本工作原理入手,解释了4B/5B数据编解码与时钟同步的基本原理,结合FPGA,阐述了基于典型物理层芯片RTL8208的高速数字视频传输的基本设计思想.给出了传输效率不低于90%视频数据MAC层帧格式以及实用的系统基本结构.最后就板级设计准则和关键设计参数进行了简要说明.     

基于随路时钟恢复的多源数据光纤传输系统

针对数据互联网络中多源高速并行数据实时传输的问题,提出了一种基于随路时钟恢复的多源数据光纤传输系统,详细介绍了其工作原理和设计思想.系统将现场可编程逻辑门阵列(FPGA)内部高速收发器与专用数字锁相环相结合,给出了随路时钟恢复与数据流量控制的具体实现过程.相比于现有的各类高速并行数据传输解决方案,该系统具备可软件定义的数据接入能力,也能支持更加灵活的随路时钟动态范围.同时,通过设计精简合理的帧结构,推导数据位宽与随路时钟之间的约束关系,有效提高了系统传输带宽.测试结果表明,该系统工作稳定可靠,实时传输效果好,时钟恢复精度可达100 fs,扩展了串并转换与并串转换技术的应用领域.     

40Gb/s OC-768时钟信号恢复技术

时钟恢复是光纤数据通信系统所需的重要功能.在者如ATM和SONET系统等众多网络应用中,数据的传输是不设时钟或参考信号基准的.接收机(Rx)为收集该数据,必须首先恢复时钟信号,重建数据的同步时序.特别是对于工作在40Gb/s下的高速OC-768/STM-256系统来说,时钟恢复是一个关键的性能参数.以下针对基于高性能介质谐振腔滤波器的时钟恢复单元(CRU)展开讨论.……     

40Gb/s OC-768时钟信号恢复技术

时钟恢复是光纤数据通信系统所需的重要功能.在者如ATM和SONET系统等众多网络应用中,数据的传输是不设时钟或参考信号基准的.接收机(Rx)为收集该数据,必须首先恢复时钟信号,重建数据的同步时序.特别是对于工作在40Gb/s下的高速OC-768/STM-256系统来说,时钟恢复是一个关键的性能参数.以下针对基于高性能介质谐振腔滤波器的时钟恢复单元(CRU)展开讨论.     

基于PCI-X和RocketIO的高速数据传输系统设计

串行传输技术具有更高的传输速率和更低的设计成本,已成为业界首选,被广泛应用于高速通信领域。针对需要高速大吞吐量数据传输的雷达系统,在双PowerPC 7447A处理器模块上实现了基于PCI-X和RocketIO的高速串行数据传输通道。文中描述了设计方案、实现原理和RocketIO收发控制电路的状态机,给出了测试信号时序波形图,并对测试结果进行了性能分析。该设计已成功应用在雷达系统中,性能稳定可靠,可以实现最高200 MB/s传输速率。     

基于RocketIO接口的高速互连应用研究与实现

在此立足于嵌入式应用的背景,在理解RapidIO协议和Fibre Channel协议的基础上,通过对嵌入在FPGA内的RoeketIO高速串行收发器工作原理的研究,结合某信号处理接口模块的实际应用,在系统内实现RapidIO接口功能,在系统间实现FibreChannle接口功能,总结出基于RocketIO接口的高速信号完整性设计的应用特点,并进行简单的链路传输特性的测试,为高速互连系统的设计与研究提供了可靠的技术支撑。     

基于RocketIO高速串行回环通信的实现

当前高速串行通信应用广泛,但开发周期较长,且系统的稳定性、可靠性难以保证,文中研究了基于RocketIO高速串行回环通信的实现,在Xilinx的开发环境ISE中实现该设计,利用误码率分析仪(IBERT)分析该设计误码率低,故可以确保该设计的稳定性和可靠性,且该设计开发简单,具有较强的扩展性,并有助于高速串行通信的实现。     

基于RocketIO的FPGA互连研究及应用

介绍了Xilinx Virtex-6及Virtex-5 FPGA 内嵌的高速串行收发器RocketIO,实现了Virtex-6与Virtex-5 FPGA之间数据的高速传输。仿真结果表明,RocketIO传输稳定速度可达3 Gbit·s-1,能够满足高速存储系统的要求。     

一种高速数据采集系统的设计

文章主要介绍了应用高性能AVR单片机和USB协议的高速数据采集通信接口。系统采用AT_Mega128单片机、高速FIFO芯片IDT72V2113、数据采集ADS5422和Cypress AN2131接口芯片设计了一个高速数据采集处理通信硬件系统。给出了USB驱动程序和固件程序的开发流程。该系统可叛实现高速数据采集和实时处理,在瞬态信号检测、软件无线电等领域有着广泛的应用前景。     

基于CAN总线的桥梁健康检测系统的研究

设计一款应用于桥梁健康检测的基于CAN总线2．0B协议的分布式数据采集与处理系统。系统设计了带有CAN总线通信接口的数据采集与处理底层模块以及具有实时监控与控制功能的上位机监控模块。底层模块的硬件设计以C8051F060高速型单片机为核心,内部集成A／D采集和D／A输出子模块以及CAN总线通讯模块。     

基于MEC的高速铁路无线通信网络优化方案

为实现对高速铁路无线通信网络的优化处理,满足高速铁路安全、可靠、高效运行的多维铁路运输需求,在分析现有高速铁路车地无线通信网络的基础上,结合目前在其他行业广泛应用和推广的MEC技术,提出了基于MEC的高速铁路无线通信网络优化方案。通过实验室搭建仿真环境,对比两种高速铁路无线通信网络的优化方案模型,并对基站和车站MEC服务器功能及MEC平台架构进行阐述,通过高速铁路应用实例,系统地描述基于MEC的无线通信网络优化方案,为后续高速铁路无线通信网络优化提供理论依据,对网络时延、无线传输优化、虚拟化技术等方面的研究和攻关提供模型支持。     

基于AD9154的八通道信号产生器设计

本文设计了八通道信号产生器,以适应通信对抗装备的发展。JESD204B是一种高速串行总线协议,主要应用于转换器与FPGA的数据传输接口,和并行数据总线相比有着明显的优势。AD9154是一款具有JESD204B接口的四通道模数转换器(DAC)。现场可编程门阵列(FPGA)可产生数字波形信号,其高速串行收发器接口可通过JESD204B总线协议将波形数据发送给AD9154芯片产生模拟信号。使用2片AD9154与1片FPGA为核心器件,完成硬件电路和软件程序设计,最后测试了产生信号的技术指标。     

模块化高速计算机数据接口系统的设计和实现

为了满足高速数字系统的数据处理需求,实现数字前端与计算机之间的高速通信,设计并实现了一种基于FMC规范和PCI-Express协议的数据接口系统.对该接口系统的硬件系统的基本构成、在FPGA上实现基于PCI-E协议的高速数据传输及基于FMC规范的高度模块化硬件设计做了详细论述.该系统的传输速率可达34Gbps,且可以根据不同的数字前端进行通信接口模块调整.     

基于有线电视网的数据通信

宽带IP网是以TCP IP协议为基础 ,同时又能提供实时业务 ,保证QoS的网络。介绍了实现高速宽带IP网络实施技术方案的选择 ,详细规划在有线电视网上实现高速数据通信的实施方案 ,以及相应的管理策略 ,并规划了VOD (Videoondemand)点播系统等相关的增值业务。