一种改进的小数分频器设计方法

本文在分析整数和半整数分频以及双模前置小数分频原理的基础上,提出了一种改进的双模前置小数分频算法,并对改进算法的性能进行了分析.分析表明,采用改进算法进行任意小数分频器设计,可以在一个计数循环内达到相位平均偏差等于0,其相位抖动均方差也要远小于双模前置小数分频器,值得在实际应用中加以推广.     

谐波分频

实现分频的方法很多,现在广泛采用双稳态触发电路做分频器,这种分频稳定可靠,但分频系数只能做到2,要想达到高次分频,就需要采用多节,使体积增大,成本增加.采用自激多谐振荡电路做分频器,其分频系数可以提高一些,但不可靠.采用由双基极二极管等元件构成的阶梯波发生器做分频器,虽分频线路简单,分频系数可以做得较高,但由于温度等因素的影响,分频不稳.若分频系数选择适当,用此法分频也是可行的.本文将讨论线路简单,分频系数较高,稳定可靠的谐波分频.     

基于FPGA的任意数值分频器的设计

介绍了基于FPGA的任意分频系数的分频器的设计,该分频器能实现分频系数和占空比均可以调节的3类分频：整数分频、小数分频和分数分频。所有分频均通过VHDL语言进行了编译并且给出了仿真图。本设计中的分频器没有竞争冒险,可移植性强,占用的FPGA资源少。本设计在Altera公司的CycloneⅡ系列EP2C35型FPGA芯片中完全可实现,结果表明设计是正确和可行的。由于分频器应用非常广泛,故本设计具有很强的实用价值。     

用VHDL实现基于新型扭环形计数器的16倍分频器

在数字逻辑电路的设计中,计数器和分频器都是常用的基本电路。通常利用分频器对某个给定的高频率信号进行分频,得到设计者所需要的低频信号。分频器的设计中利用不同模的计数器来达到不同倍的分频、文中介绍一种新型扭环形计数器,n位输入信号通过该计数器后可得到个计数,利用率超过以往普通的扭环形计数器．,然后基于此计数器,通过VHDL硬件描述语言,在QuartusⅡ平台下运用Altera公司Cyclone系列的FPGA芯片实现计数器和分频器的综合与波形仿真,验证此设计的正确性。     

用VHDL实现基于新型扭环形计数器的16倍分频器

在数字逻辑电路的设计中,计数器和分频器都是常用的基本电路。通常利用分频器对某个给定的高频率信号进行分频,得到设计者所需要的低频信号。分频器的设计中利用不同模的计数器来达到不同倍的分频。文中介绍一种新型扭环形计数器,n位输入信号通过该计数器后可得到个计数,利用率超过以往普通的扭环形计数器。然后基于此计数器,通过VHDL硬件描述语言,在QuartusⅡ平台下运用Altera公司Cyclone系列的FPGA芯片实现计数器和分频器的综合与波形仿真,验证此设计的正确性。     

巴特沃斯滤波器在高保真音响系统中的应用

音乐信号频率覆盖了20 Hz到20 kHz的范围,音响系统为了高质量的还原它们,往往将音乐信号分为高、低两个频率段或者高、中、低3个频率段后,分别送给两分频音箱或者三分频音箱去重放.如果分频器位于功率放大器之前,称之为电子分频系统,如果分频器在功率放大器之后,称之为功率分频系统.打磨一套电子分频音响系统,除了设计组装高质量的后级功率放大器之外,前级分频器的设计就显得非常重要.本文就是依据实际制作经验和数据,就巴特沃斯2阶2分频器以及2阶3分频器在音响系统中的使用提出自己的见解.     

一种新型分频器的设计实现

针对现有的常用分频器的使用局限性,介绍了一种可以实现任意小数、分数分频的新型分频器。由预先设置的分频参数,通过使用一个带余数输出的除法器,计算出其商和余数,以确定两个分频器的分频系数和分频次数,通过控制两个分频器交替工作,从而实现任意分频。分析了这种新型分频器的工作原理,提出了一种简单的实现电路,并用VerilongHDL语言描述了该分频器,在FPGA上运行实现,通过仿真证明其可行性。     

高速低功耗自适应可编程分频器

在约翰逊计数分频器的基础上,设计了一款双级结构分频器,采用系数自适应分配技术,显著提升了分频器的工作频率,并有效降低功耗。基于45nm CMOS工艺进行仿真,结果表明:该分频器最高工作频率可达8GHz,在1GHz时,49分频的双级可编程分频器功耗仅为63μW,在8GHz时,功耗为312μW。与典型的约翰逊结构相比,双级分频器工作频率可提升1.6倍,在分频器系数设置为6时,最大功耗优化比达到51.82%。     

Σ-Δ调制技术在频率合成中的应用

本文介绍了采用Σ-Δ调制技术的小数分频PLL频率合成器.为了提高分频信号的质量和减少小数分频器的小数杂散,我们采用了高阶Σ-Δ调制技术原理.本文还提出了采用这种原理的具体电路实现方式.     

一种多模可编程前置分频器的设计

针对目前大多数射频可调谐芯片中前置分频器多为双模结构,设计了一种基于2/3分频单元的可编程多模(64～127)前置分频器.采用0.35 μm SiGe BiCMOS工艺,在工作电源电压Vdd=5 V,输入频率为2.2 GHz的情况下,可实现分频比为64～127之间的可编程多值分频,功耗为37.18 mW.     

幅度固定唯相位实现波束控制的功分器设计

针对传统阵列天线设计流程中功分器繁琐的设计过程, 基于满足-3 dB范围为0°~12°, -10 dB波束宽度为65°, 波束覆盖为65°, 中心频率为9.05 GHz的余割平方扩展波束赋形要求, 设计了一种幅度固定唯相位实现波束控制的新型串馈结构Gysel功分器.该功分器幅度为固定值, 此幅度分布满足余割平方赋形阵列天线幅度的分布特征, 在遗传算法计算出理想赋形激励后只需调整该功分器的输出相位值就能实现高拟合度的余割平方扩展波束赋形, 大为减少了传统设计中功分器所需的设计时间.     

一种基于天牛须算法的新型超宽带功分器研究

根据对马刺线的原理分析,该文提出一种新型马刺线结构,并在此基础上设计出一种新颖的超宽带功分器(频率范围为2.5～13.2 GHz)。该超宽带功分器尺寸较小,制作结构简单,带内传输特性好,输入与输出端口的回波损耗均小于–12 dB,带内插入损耗小于3.5 dB。在设计过程中,根据理想传输线模型,利用奇偶模分析方法,推导出设计的目标函数,并利用天牛须算法对其进行优化设计,有效提高了功分器的设计准确性和灵活性。为了验证设计的准确性,采用材料RO4003C作为基板设计超宽带功分器。实验结果表明,采用新型马刺线结构的超宽带功分器结合天牛须算法有效缩短了计算时间,提高了设计精度,可以广泛运用于超宽带功分器设计。     

基于慢波基片集成波导的X波段功分器设计

针对传统基片集成波导（substrate integrated waveguide,SIW）功分器设计中宽带化和小型化不易兼顾的问题,提出了一种基于慢波SIW（slow-wave SIW, SW-SIW）的功分器. 采用微带折线构成的慢波结构单元加载于SIW金属表面上,代替传统SIW连续的金属表面,与同尺寸的SIW相比,SW-SIW的截止频率下降了40%,能够实现横向尺寸的缩减,尤其当SW-SIW达到与SIW相同的相移量时,SW-SIW所需纵向尺寸更小. 所提出的基于SW-SIW的功分器在具有较宽带宽的同时实现了器件尺寸的减小. 通过测试结果可得,该功分器在8.25～12.8 GHz频带内的反射系数|S₁₁|相似文献   

一种基于内匹配器件的功率分配器设计

介绍了一种基于内匹配功率管的Wilkinson微带功率分配器设计新思路。传统Wilkinson微带功率分配器在低频段体积大,用于内匹配功率管时很难在规定的尺寸范围内使用,采用高介电常数陶瓷基片辐射损耗大,直流转换效率低。适当引入不连续性,提高端口阻抗值,端口阻抗引入的虚部参与后续匹配网络的新型Wilkinson微带功率分配器,与传统Wilkinson功率分配器相比,体积更小,效率更高,有很好的实用价值。设计的工作频段在5.2～5.8 GHz的Wilkinson微带功率分配器,在整个频带内输出功率大于50 dBm,饱和功率增益高于7 dB,功率附加效率大于30%。     

A Parallel-Strip Ring Power Divider With High Isolation and Arbitrary Power-Dividing Ratio

In this paper, a new power divider concept, which provides high flexibility of transmission line characteristic impedance and port impedance, is proposed. This power divider is implemented on a parallel-strip line, which is a balanced transmission line. By implementing the advantages and uniqueness of the parallel-strip line, the divider outperforms the conventional divider in terms of isolation bandwidths. A swap structure of the two lines of the parallel-strip line is employed in this design, which is critical for the isolation enhancements. A lumped-circuit model of the parallel-strip swap including all parasitic effects has been analyzed. An equal power divider with center frequency of 2 GHz was designed to demonstrate the idea. The experimental results show that the equal power divider has 96.5% -10-dB impedance bandwidth with more than 25-dB isolation and less than 0.7-dB insertion loss. In order to generalize the concept with an arbitrary power ratio, we also realize unequal power dividers with the same isolation characteristics. The impedance bandwidth of the proposed power divider will increase with the dividing ratio, which is opposite to the conventional Wilkinson power divider. Unequal dividers with dividing ratios of 1 : 2 and 1 : 12 are designed and measured. Additionally, a frequency independent 180 power divider has been realized with less than 2 phase errors.     

低成本数字分频器设计

本文介绍了利用硬件语言VeriolgHDL实现任意分频,特别是小数分频的设计方法,并在QuartusII编程环境下,进行了仿真和调试。     

Arbitrary dual-band unequal Wilkinson power divider based on negative refractive index transmission lines

This paper focused on the application of negative refractive index transmission line (NRI-TL) in dual-band unequal Wilkinson power divider (WPD) with controllable frequency and power dividing ratio. Theory and design procedure of the dual-band NRI-TL are presented in details. For demonstration, two dual-band unequal Wilkinson power dividers (WPDs) with power dividing ratio of 2 : 1 and operating frequencies of 0.9 and 1.8 GHz are designed, fabricated and tested. The first unequal divider is based on 2-stage NRI-TLs and the second one is based on 4-stage NRI-TLs. In addition, these two types of NRI-TLs are presented to demonstrate that by increasing the number of NRI-TL unit-cells the phase response of the NRI-TLs converge to the desired characteristic. The good agreement between measured and simulated results confirmed the design concept and derived closed-form design equations. Measurements show that the first divider has 18.37% and 21.86% relative bandwidths and the second one has 33.52% and 29.12% relative bandwidths at 0.9 and 1.8 GHz, respectively. The design concept of this paper can be extended to equal dual-band power dividers with arbitrary frequency ratio.     

一种基于锁相环梳状谱发生器的设计

针对传统模拟梳状谱发生器难以实现高平坦度、窄间距、灵活操控的缺陷,文中提出了一种基于锁相环机理实现梳状信号的新方式。该方法利用锁相环反馈回路的N分频器对压控振荡器输出的高频信号进行分频以得到脉冲宽度窄的脉冲信号,然后再令其通过滤波器得到满足目标带宽的高平坦度梳状谱信号。通过对分频器进行灵活编程控制可以得到不同间距的谱线,且不需要修改硬件电路设计。实验结果表明,这种基于锁相环机理及的梳状谱发生器所产生的谱线具备信号带宽大、幅度一致性高、间距可调、小型化、低功耗等优点。     

应用于频率合成器的宽分频比CMOS可编程分频器设计

提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构,可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合（SCL）逻辑结构的模拟电路实现,相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时,对可编程分频器中的检测和置数逻辑做了改进,提高分频器的工作频率及稳定性。最后,采用TSMC的0.13μm CMOS工艺,利用Cadence Spectre工具进行仿真,在4.5 GHz频率下,该分频器可实现200515的分频比,整个功耗不超过19 mW,版图面积为106μm×187μm。