CRC算法在以太网数据帧中的应用及其硬件实现

文章介绍了CRC校验算法的原理,在串行CRC实现的基础上,对电路结构提出了改进,提出了CRC的并行计算,并基于Verilog HDL语言以CRC8为例说明了硬件电路实现方法。CRC校验广泛应用于数据通信、数据存储领域,结合IEEE802．3标准,说明了CRC算法在以太网帧FCS字段中的应用,并给出了CRC32_D16仿真结果。     

USB数据传输中CRC校验码的并行算法实现

文章介绍了用于USB总线数据传输的CRC校验的原理和算法，并且采用并行电路实现USB2．0中的CRC产生和CRC校验，与传统的串行电路实现相比，并行电路实现方法虽然在芯片面积上大于串行电路实现，但由于降低了时钟频率，电路更容易综合实现，并且大大降低了功耗，有利于低功耗电路设计。     

CRC8校验算法及在飞机电气综合试验管理系统的应用

为了满足飞机电气综合试验管理系统高速网络通信中数据校验的要求,通过分析串行算法的不足之后采用并行算法实现CRC8校验。为了推导出CRC8校验的并行算法,首先通过描述除法电路结构和运算步骤,推导出串行算法及其实现电路,然后进一步通过演算实现其并行算法。这里首次给出了应用并行算法基于LabVIEW实现CRC8校验的方法,并将其应用于飞机电气综合试验管理系统。     

CRC5/16编码校验模块的FPGA一体化设计

在数字通信领域,为保证数据的正确传输,数据校验是必不可少的,而循环冗余校验(CyclicRedundancy Check,简称CRC)在其中得到广泛的应用。该文首先对CRC5/16校验的基本原理作了简要的介绍,然后对CRC5/16编码校验的具体电路及其实现步骤进行了详尽的阐述。在分析它们实现电路的基础上,提出了将CRC5/16的编码校验放在一个模块中实现的方法,这样不仅节省了硬件资源,而且系统的模块化设计也有利于模块的重复利用与移植。最后给出了在FPGA中的具体实现方法,并利用软件工具及硬件电路对该设计进行了较为全面的仿真验证。     

USB3．0中的CRC校验原理及实现

循环冗余码（CRC）是USB协议中重要的错误检测措施。在此分析了USB3．0数据包的基本格式以及USB3．0协议中CRC校验的特点,针对USB3．0数据高速传输的要求,设计实现并行发送端CRC产生和接收端CRC校验电路,功能仿真结果证明了其有效性。     

EPON中CRC校验码的并行算法实现

EPON是基于以太网技术的宽带接入,采用以太网的帧结构。文章详细介绍了EPON中CRC校验的原理和算法,给出了采用并行电路实现EPON中CRC产生和CRC校验的解决方案,然后用M odelsim进行了仿真。与串行电路相比,这种并行电路提高了CRC算法的实时性能,为进一步实现高速系统创造了条件。     

航空卫星通信中的CRC的软件实现方法的研究

循环冗余校验(CRC)在航空卫星移动业务(AMSS)通信中得到广泛应用。CRC可以用硬件实现,也可以用软件实现,本文论述-AMSS通信中CRC的软件实现方法,本文提出的一种改进的CRC校验软件实现方法,具有计算量小、适用性强的优点。已用实验性AMSS通信地面地球站(GES)所接收到的数据,对所述CRC的软件实现方法的正确性进行了验证。     

航空卫星通信中的CRC的软件实现方法的研究

循环冗余校验(CRC)在航空卫星移动业务(AMSS)通信中得到广泛应用。CRC可以用硬件实现,也可以用软件实现,本文论述AMSS通信中CRC的软件实现方法,本文提出的一种改进的CRC校验软件实现方法,具有计算量小、适用性强的优点。已用实验性AMSS通信地面地球站(GES)所接收到的数据,对所述CRC的软件实现方法的正确性进行了验证。     

新型超高频RFID编解码和CRC电路的设计与实现

提出了一种新的超高频射频识别(RFID)标签芯片的数据编解码与循环冗余校验(CRC)计算同步进行的电路结构。该电路采用ISO/IEC 18000.6C标准协议,在数据编解码过程中同步进行串行CRC计算来提高系统数据的处理速度。采用FPGA进行仿真分析。结果表明,该设计方法可实现CRC编解码与RFID数据的编解码同步,即不占用额外的时钟处理CRC计算,从而满足超高频RFID的快速通信要求。所提出的串行CRC电路在SIMC 0.18 μm标准CMOS工艺下进行综合,其面积比并行CRC电路节省31.4%,电路算法更简单。     

高速光纤通信中的CRC-32算法的研究与实现

循环冗余校验CRC广泛用于各种数字通信中用以提高传输数据的可靠性,是通信领域最为常用的一种校验算法。针对高速的光纤通信,给出了一种参数模型可设置的32位CRC用于其数据校验,采用VHDL语言对算法完成建模与实现,并以ALTERA公司开发的EDA工具QuartusII9.1作为编译、仿真平台进行了仿真验证。电路的综合仿真结果表明,该设计完全满足高速,大容量的光纤通信数据校验要求。     

CAN总线中CRC编码的硬件实现

基于CAN总线数据传输过程中加入的CRC编码技术与原理,本文首先给出了比特串行CRC编码原理及基于除法编码运算的CRC编码算法硬件实现方法。然而,为了满足高速数据传输的需要,本文进一步给出了,利用空间换取时间的比特并行CRC编码算法的详细推导过程,最后是采用VHDL语言与FPGA器件,完成了CAN总线中比特并行CRC编码算法的硬件仿真、综合、布线及下载配置,结果表明完全达到了预期的设计要求。     

总线协议中的CRC及其在SATA通信技术中的应用

分析了基于总线协议下的CRC校验关键技术的算法及实现原理。提出了一种适合总线协议生成多项式的CRC产生器与校验器的硬件电路实现方法。通过该方法,依照SATA国际I/O标准,编写的CRC产生器与校验器Verilog 代码,已通过VCS的仿真验证,并成功集成于SATA总线,实现了该总线的通信。该方案进行的CRC产生器和校验器设计,具有可靠性高,实用性广,便于提高工程开发效率等优点。     

Low cost design of microprocessor EDAC circuit

An optimization method of error detection and correction (EDAC) circuit design is proposed. The method involves selecting or constructing EDAC codes of low cost hardware, associated with operation scheduling implementation based on 2-input XOR gates structure, and two actions for reducing hardware cells, which can reduce the delay penalties and area costs of the EDAC circuit effectively. The 32-bit EDAC circuit hardware implementation is selected to make a prototype, based on the 180 nm process. The delay penalties and area costs of the EDAC circuit are evaluated. Results show that the time penalty and area cost of the EDAC circuitries are affected with different parity-check matrices and different hardware implementation for the EDAC codes with the same capability of correction and detection code. This method can be used as a guide for low-cost radiation-hardened microprocessor EDAC circuit design and for more advanced technologies.     

Design and Implementation of a Field Programmable CRC Circuit Architecture

The design and implementation of a programmable cyclic redundancy check (CRC) computation circuit architecture, suitable for deployment in network related system-on-chips (SoCs) is presented. The architecture has been designed to be field reprogrammable so that it is fully flexible in terms of the polynomial deployed and the input port width. The circuit includes an embedded configuration controller that has a low reconfiguration time and hardware cost. The circuit has been synthesised and mapped to 130-nm UMC standard cell [application-specific integrated circuit (ASIC)] technology and is capable of supporting line speeds of 5 Gb/s.      

循环冗余校验的实现方法

循环冗余校验在数字通信技术中有着广泛的应用。本文讨论了循环冗余校验的代数算法,并据此给出了软硬件的实现方法,供工程技术人员参考。     

A universal algorithm for parallel CRC computation and its implementation

Derived from a proposed universal mathematical expression, this paper investigates a novel algorithm for parallel Cyclic Redundancy Check （CRC） computation, which is an iterative algorithm to update the check-bit sequence step by step and suits to various argument selections of CRC computation. The algorithm proposed is quite suitable for hardware implementation. The simulation implementation and performance analysis suggest that it could efficiently speed up the computation compared with the conventional ones. The algorithm is implemented in hardware at as high as 21Gbps, and its usefulness in high-speed CRC computations is implied, such as Asynchronous Transfer Mode （ATM） networks and 10G Ethernet.     

A Decision Feedback Reverse Link Receiver Implementation for IS-95 CDMA Communications

An implementation of a reverse link receiver for IS-95 CDMA (Code-Division Multiple-Access) communications that applies decision feedback to the decoding of the received signal is presented. Decision feedback is used in order to improve BER performance by making use of additional information that conventional receiver designs generally ignore. Qualitative analysis and computer simulation of the hardware components of the proposed implementation shows that it can be built as a single integrated circuit using present day technology. The design presented here does not include the RF front-end of the receiver, does not consider the effects of multipath and fading on system performance, and assumes perfect power control.     

Xmodem协议中CRC算法的FPAG实现

基于解决Xmodem协议中CRC校验的目的,以经典的LFSR硬件电路为基础,采用了按字节并行运算CRC校验码,以及多字节CRC算法的方法。在Quartus II环境下,通过以VHDL语言仿真试验,得出Xmodem协议中CRC校验,以多字节循环并行CRC算法能够满足高速实时性要求的结论。     

基于Cyclone FPGA实现的4×2.048 Mb/s HDB3编解码系统

首先介绍了HDB3编解码的原理和方法,提出了一种基于FPGA实现的4路E1信号HDB3高速编解码的方法,同时给出了编解码单元硬件加速的实现原理,具有电路简单、可靠、性价比高等优点,可完成NRZ码到HDB3码和HDB3码到NRZ码的转换,满足宽带数据传输的要求。基于Altera Cyclone可编程逻辑器件,采用VHDL语言完成了4×2.048 Mb/s HDB3编解码单元,硬件仿真结果表明,设计能够满足G.703规范对HDB3编解码的要求。