基于查表结构的指纹增强电路设计

增强运算是指纹预处理中的关键步骤,在以往算法的基础上加以改进,设计了一种基于查表结构的硬件电路,提高了运算速度,同时节约了硬件资源。用Verilog硬件描述语言对电路进行RTL(Register Transistor Level)建模,并编写测试模型对电路进行仿真。通过测试结果可知,电路运算速度快,是等条件下通用处理器运算速度的10倍以上;增强后为二值化指纹图,减少了预处理的步骤与时间;其优越的增强效果,保证了后续的指纹特征提取与识别的正确率。该增强电路可作为IP核应用在指纹识别集成电路中。     

基于VerilogHDL的背景噪声扣除电路设计

本文介绍了一种基于硬件描述语言VerilogHDL的背景噪声扣除电路设计,该设计与以往使用加减计数芯片组成的电路相比,具有与MCU接口简单,软件操作方便等优点.     

DCT硬件实现的通用性探究

在分析了DCT的原理以及采用蝶形快速算法的实现方法的基础上,提出一种可以实现不同尺寸模块调用的方法.为了达到减少硬件实现上复杂度的目的,DCT处理器采用模块化的思想,将系统划分为不同的功能模块,这样在提高硬件电路通用性的同时增强了DCT在实际应用中的灵活性.使用Verilog HDL硬件描述语言进行参数化RTL级描述,在SUSE Linux环境下的NC-Launch软件上进行仿真验证.实验验证了所设计模块功能上的正确性.在应用中,本设计能提高硬件电路的通用性和DCT的灵活性.     

BCH编译码器的FPGA设计及SoPC验证

针对NAND Flash应用,完成了并行化BCH编译码器硬件设计。采用寄存器传输级硬件描述语言,利用LFSR电路、计算伴随式、求解关键方程、Chien搜索算法等技术方法完成了BCH编译码算法在FPGA上的硬件实现。相比于传统串行实现方案,采用并行化实现提高了编译码器的速度。搭建了基于SoPC技术的嵌入式验证平台,在Nios处理器的控制下能快速高效地完成对BCH编译码算法的验证,具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点。     

流水线设计方法及应用

提出了一种流水线设计方法，介绍了VerilogHDL硬件描述语言的特点和QuartusⅡ设计软件，阐述了用流水线式的设计思想。以硬件描述语言设计的两种8位全加器为例，在QuartusⅡ设计软件的环境下仿真综合。并下载到实际系统中，模拟系统实际运行的最大频率，将两种设计方法进行比较。结果证明了采用流水线式的设计方法来提高系统的工作速度的可行性，而且此方法在高速系统设计中有良好的应用前景。     

一种高层次的支持模拟和数模混合信号电路与系统设计的语言Verilog-A/AMS

VerilogHDL（硬件描述语言）是目前世界上使用最广泛的两种符合IEEE标准的硬件描述语言之一,加上最近刚公布有关模拟混合信号的Verilog－AMS标准,使VerilogHDL不仅在数字系统设计的仿真和综合领域,而且必将在模拟和数模混合信号系统设计的仿真和综合领域展现强大的发展潜力。本文是作者阅读了一些有关的网页后所做的笔记,简明地介绍了Verilog－AMS的来历和它的应用领域以及从什么地方可以获取有关的开发工具和手册。     

空间对接装置通用算法的FPGA实现

本文简述空间对接的基本概念,对空间对接装置中的通用算法,包括预处理、自动门限和隔点差分的FPGA实现进行了详尽的分析,对VHDL与VerilogHDL两种硬件描述语言的区别加以分析,并讨论几个算法的需要注意的要点。     

基于Verilong-HDL自动售货机的设计与实现

Verilog硬件描述语言能够用软年语言的方式描述硬件特性,并可用仿真方式完成电路的调试,使得硬件开发周期和成本大大降低,本文介绍了VerilogHDL的特点和应用,并以自动售货机为例,详细说明了其实现过程,并给出了实现代码和仿真波形。     

面向伺服机器人内部通信的CAN总线节点设计

为简化伺服机器人内部通信结构,增强机器人通信能力,提升处理速度,解决多轴协调控制问题,本文介绍了一种基于NIOSII处理器和FPGA(Field Programmable Gate Array)的用于伺服机器人内部通信的CAN总线节点的设计方法。采用可编程技术和32位高性能NIOSII处理器,以Verilog HDL硬件描述语言实现CAN总线控制器,在一片FPGA芯片内实现了CAN总线节点设计。充分利用NIOSII微处理器的高速运算能力和FPGA逻辑功能由硬件电路实现,计算速度快(纳秒级)的能力,大大简化实际电路,提高了机器人内部通信的灵活性,增强了通信能力。实验表明,该设计的CAN总线节点性能可靠且能代替传统伺服机器人中常使用的专用微控制器芯片,满足伺服机器人中的通信需求。     

数字逻辑电路与语言相结合的教学方法探索

为了改进数字逻辑电路教学方法以适应电子技术迅猛发展的需要,探索了新的数字逻辑电路教学方法,这就是数字电路与语言相结合.比较电路原理图输入方法和Verilog语言输入方法在逻辑电路设计中的使用.     

基于时钟同步技术在数据采集系统中的应用

介绍了一种系统时钟信号同步设计。为了提高系统时钟同步技术以及系统的可靠性,以现场可编程阵列（FPGA）代替传统的处理器为控制核心,采用锁相环（PLL）和Verilog硬件描述语言进行设计,达到复位实现时钟同步目的。实践证明,该设计运行稳定,可靠性强,适合在高速工作时钟下工作。     

用Verilog HDL进行FPGA设计的一些基本方法

随着FPGA技术和自动设计工具的进步．数字电子系统设计的方法正在发生变化。越来越多的工程师开始使用硬件描述语言和高级综合工具进行设计、Verilog HDL作为一种流行的硬件描述语言．在数字系统设计特别是FPGA设计中有着广泛的应用。本文主要介绍了用Verilog HDL进行FPGA设计和优化的一些实用方法．最后还介绍了IP核复用技术在FPGA设计中的应用。     

硅压阻式压力传感器误差修正算法的FPGA实现

针对现场可编程门阵列(FPGA)的输入输出(L/O)资源丰富、并行执行特点对设计大规模硅压阻式压力传感器补偿系统以及提高其补偿效率有一定的意义,提出了一种FPGA补偿系统设计方案并对传感器输入输出存在的非线性误差,设计了32位单精度浮点运算单元实现曲线拟合法中的多项式拟合算法,使用Verilog语言在Xilinx ISE中实现FPGA的逻辑设计、仿真和综合.结果证明:设计的可在FPGA中综合实现的多项式拟合算法效果显著,可以对非线性系统进行校正,有较高的应用价值.     

基于FPGA的通用异步串行接口IP软核设计与实现

设计了一种基于现场可编程门阵列(FPGA)的通用异步串行控制器(UART)的IP核,该核符合串行通信协议,具有可重配置、可扩展性、灵活性、兼容性、功耗低的优点,适合于SOC应用。设计使用Verilog HDL硬件描述语言在QuartusII环境下进行设计、综合、布局布线,在Model Sim下仿真,最后在FPGA上嵌入UART的IP核实现异步串行通信功能。     

基于FPGA的步进电机控制芯片设计

研究了一种以FPGA为基础的步进电机控制芯片的设计,本芯片采用Actel公司的ProASIC3系列FPGA:A3P030进行开发,采用Verilog HDL硬件描述语言进行硬件电路设计,使用Actel公司出品的Libero集成开发环境,通过C8051F060单片机,以C语言为开发语言对设计的芯片进行实际测试.     

基于CPLD的双屏结构液晶控制器的研究与设计

可编程逻辑器件CPLD体积小功能强大,Verilog HDL语言简练,设计思想、电路结构和逻辑关系清晰,本文着重介绍使用Verilog设计CPLD实现双屏显示液晶控制器的功能。