广义改进型Hammerstein预失真器的实现方法及验证

射频功率放大器与生俱来的非线性是无线通信前端设计需要解决的核心问题之一。根据广义改进型Hammerstein功率放大器非线性模型,提出一种应用于射频功放线性化的新型数字预失真器——广义改进型Hammerstein(Generalized Augmented Hammerstein, GAH)预失真器,并给出了该预失真器的实现方法。另外,为了精确分析GAH 预失真器的性能,采用实际功放的输入输出数据进行仿真和实验。被测功放为中心频率1960 MHz,带宽40 MHz, 输出功率45 dBm的Doherty功放。仿真和实验证明：提出的数字预失真器不仅计算复杂度远低于记忆多项式（Memory Polynomial,MP）和分数阶记忆多项式（Fractional Memory Polynomial, FMP）预失真器,而且其线性化能力也强于AH、MP及FMP等预失真器。     

一种基于非均匀记忆多项式的数字预失真方法

为了提高功率放大器线性化性能，提出了一种基于非均匀记忆多项式(Nonuniform Memory Polynomial, NMP)和线性插值查找表(Look-Up Table, LUT)结合的基带数字预失真方法。与传统的记忆多项式(Memory Polynomial, MP)模型相比，NMP模型具有更少的系数和较低的计算复杂度，同时能获得相近的建模精度。在NMP模型的基础上，采用线性插值LUT代替求解多项式的计算过程，进一步降低预失真处理的计算复杂度。对提出的数字预失真方法进行了仿真测试，仿真结果表明，相比基于传统MP模型的预失真方法，提出的方法能够获得相近的线性化性能，并在预失真处理消耗时间上有较大优势。     

5G宽带功放线性化平台开发与验证

本文完成了基于5G宽带功放线性化平台的在线数字预失真模型测试和实时预失真器验证的功能开发,两种模式可以随时进行切换.该方案抛弃了传统的PC加仪器的测试方式,可在线高效的迭代测试.实时预失真器验证功能是在FPGA中加入一种实时数字预失真硬件结构.我们使用记忆多项式(MP)、分解向量旋转(DVR)和广义记忆多项式(GMP)...     

一种有效的基于宽带功率放大器强记忆效应特性的PMEC预失真方法

针对宽带功率放大器的强记忆效应特性,论文提出了一种新的预失真方法PMEC (Parallel MP-EMP-CIMT),该方法基于记忆多项式(MP),包络记忆多项式(EMP)及记忆时刻信号交叉项(CIMT)3个基函数构造预失真器。与传统混合记忆多项式(HME)方法相比,PMEC方法增加了记忆时刻信号间的交叉相乘项,此外,为了解决系统复杂度高的问题,对EMP子预失真器进行了简化并截断了CIMT子预失真器的高阶非线性项。实际测试结果表明,PMEC方法比MP方法和HME方法能带来更好的线性化效果,与MP方法相比,PMEC方法将输出信号的三阶邻信道功率比(ACPR)降低了1.07 dB/1.32 dB,预失真系数量节省了18.75%;与HME方法相比,PMEC方法利用79.59%的预失真系数将输出信号的三阶ACPR降低了0.2 dB/0.99 dB。     

GFDM系统中基于实部反馈和Levenberg-Marquard算法的自适应预失真方案

为解决广义频分复用(Generalized Frequency Division Multiplexing,GFDM)系统中由于高功率放大器(High Power Amplifier,HPA)引起的非线性失真,在考虑放大器测量噪声的情况下,提出了一种基于实部反馈和列文伯格-马奎尔特算法(Real Valued Feedback Levenberg Marquard Predistortion,R LM PD)的自适应预失真方案。该方案采用记忆多项式模型(Memory Polynomial,MP)模拟HPA的逆函数,只利用输出反馈信号和期望信号的实部分量计算预失真器系数。同时,该方案选择收敛速度快、精确度高的LM算法进行参数辨识。仿真结果表明,该方案相比传统直接学习结构可以减少一个反馈支路,在信噪比为16 dB时,误比特率可达到5.1 ×10 -6 ,归一化均方误差相较无预失真时降低了约 17 dB。 与现有的一些补偿方案相比,该方案具有更好的线性化和抗噪声性能。     

基于数/模混合预失真技术的功放线性化北大核心CSCD

随着移动通信信号带宽的增加,传统功率放大器数字预失真线性化技术越来越受到采样率的限制。为了使线性化效果更好,文中提出了一种数字预失真和模拟预失真相结合的混合预失真器,利用模拟预失真宽带宽的特点和数字预失真线性化能力强的优势,把模拟预失真和数字预失真融合在一起,共同补偿功放的非线性。由于受实验设备采样率的限制,文中采用了带宽为60 MHz的5 G NR信号对一个中心频率为3.5 GHz的射频功放进行实验验证。实验结果表明:提出的混合预失真器不仅优于单独的数字预失真器和模拟预失真器的非线性矫正性能,而且还能改善数字预失真因采样率限制无法改善的带外互调失真。     

用于5G RF PA 线性化的多频段通用数字预失真器

文中提出了一种基于独热编码与长短时期记忆 (LSTM) 神经网络的多频段通用数字预失真非线性 模型,它可以有效地对工作在多个频段的宽带射频功放进行线性化。在训练集中引入表示不同频率信号的不同独 热编码,训练后的神经网络非线性模型可以在不改变网络结构和模型参数的情况下对不同频段的功率放大器进行 预失真线性化。为了验证该方法的有效性,建立了两个分别工作于2. 6 GHz 和4. 9 GHz 的射频功放实验平台,在这 两个频段预失真非线性建模的归一化均方误差(NMSE)均可达到-40 dB,然后使用100 MHz 带宽5G NR 信号,分别 对这两个射频功放进行预失真线性化实验验证。实验结果表明,该多频段通用数字预失真器可以将这两个功放的 邻信道泄漏比(ACLR)在中心频率下偏100 MHz 处分别改善19. 42 dB 和17. 91 dB,在中心频率上偏100 MHz 处分 别改善15. 73 dB 和15. 17 dB,验证了所提非线性模型的有效性。     

一种基于延迟线补偿记忆效应的模拟预失真器

模拟预失真器具有带宽宽、结构简单、功耗低和延时少等优点,满足第五代移动通信系统(5G)及超 5G 的功放线性化对大带宽、低功耗和低延时的要求。然而随着移动通信系统的发展,信号的带宽和调制度越来越 高,功率放大器的记忆效应影响也越来越强,而传统的模拟预失真器无法补偿功放的记忆效应。为了解决模拟预失 真电路的记忆效应补偿问题,文中提出了一种基于延迟线补偿记忆效应的肖特基二极管模拟预失真器(SDD-APD)。 该模拟预失真器采用不等长微带线作为延迟线,用来补偿功放的记忆效应。采用100 MHz 带宽5G 新无线电(NR) 信号对工作在3. 5 GHz 的AB 类功放进行测试,结果表明该模拟预失真器可以补偿功放的记忆效应,并能将功放的 非线性改善10 dB 以上。     

面向5G光载通信系统的数字预失真线性化技术应用

随着5G通信技术的迅猛发展,光载无线(Radio-over-Fiber, RoF)通信系统在实现高数据传输率和低延迟方面日益发挥出重要作用。然而,该系统在处理高频宽带5G信号时,常受到射频功率放大器和光电组件非线性特性的影响,导致信号产生失真问题。为解决这一问题,文章深入探讨了数字预失真(Digital Predistortion, DPD)技术在5G RoF通信系统中的应用及其效果。     

查找表联合记忆效应补偿技术的宽带自适应预失真算法

为了能够对记忆型功率放大器线性化处理,并能一定程度克服其记忆效应,该文介绍一种自适应数字预失真器。该数字预失真器采用查找表与记忆效应补偿技术相结合的方法,并且利用内插值方法有效减小了查找表幅度量化过程产生的误差。相比记忆多项式预失真器,这种预失真器的计算复杂度较小,却能够得到与其相近的线性化效果。基于功率放大器记忆多项式模型,利用OFDM(Orthogonal Frequency Division Multiplexing)宽带信号验证该文提出的预失真器对记忆型非线性功率放大器的良好线性化效果。     

广义记忆型神经网络射频功放数字预失真器

提出了一种基于广义记忆型神经网络(GMNN)的数字预失真器非线性模型,以更好地抑制由于射频功放动态非线性导致的带内失真以及带外频谱扩展等问题。通过引入时间上的超前项,使得功放模型的记忆效应建模能力得以扩展,通过添加高阶非线性级数,使得功放非线性建模精度进一步提高。文中使用带宽为20 MHz 的4载波WCDMA 信号作为测试信号,对一个中心频率为460 MHz 的60W Doherty 射频功放进行数字预失真线性化实验。实验结果表明,广义记忆型神经网络数字预失真器的带外抑制可达19 dB,能更有效地抑制射频功放的带外频谱扩展,相比于其他几种预失真器展现出更好的线性化效果,验证了广义记忆型神经网络数字预失真器的有效性。     

一种新的分数阶记忆多项式预失真器

该文针对由记忆多项式设计的功率放大器预失真系统,提出了一种新的分数阶记忆多项式预失真器。提出预失真多项式是在常用记忆多项式基础上,通过去掉偶数阶项增加分数阶项以提高线性化性能。文中给出了分数阶记忆多项式的表达式,并给出了相应的系数估计算法。仿真分析表明,针对Wiener-Hammerstein和记忆多项式模型的功率放大器,在两种典型记忆多项式预失真的基础上可以分别得到10 dB和8 dB的带外谱抑制增益。相应的FPGA实现表明该预失真多项式总体硬件资源增加的代价并不高,易于在实际系统中应用。     

5G 功放DPD 的FPGA 宽带实现及自动优化

5G 宽带功放数字预失真器(DPD)的FPGA 实现过程中,常遇到数字处理带宽不够和资源有限问题,对 此,文中提出一种基于双路并行数据流的数字预失真带宽扩展方法和基于Zynq Ultrascale+ MPSoC 的自动化模型优化 验证方法,可快速实现对5G 宽带功放线性化方案的优化。使用该并行处理结构的数字预失真器,克服了数字电路最 大时钟频率造成的对FPGA 线性化带宽的限制,使得数字预失真电路在每个时钟周期内可以处理更多的数据,不仅有 效地增加了数字处理带宽,而且降低了DPD 的功耗。然而,这种带宽增加以消耗更多硬件资源为代价,对此,文中同时 提出了对预失真非线性模型的在线自动优化方法,以简化非线性模型、降低DPD 的硬件资源开销。最后,在Zynq Ultrascale+ FPGA 实验平台上实现了具有两路并行数据处理的I-MSA 自优化数字预失真电路,采用100 MHz 的5G 新无 线电(NR)信号在2. 6 GHz 功率放大器上进行线性化实验验证,获得了满意的预失真性能,验证了所提方法的有效性。     

基于实值时间卷积神经网络的功放预失真研究

为了实现传输速率高达千兆比特每秒(Gbps)的目标,5G通信系统需要更宽的传输带宽和更高的调制度,这些对射频功放的线性度提出了更加苛刻的要求。必须对功放的非线性进行线性化。文中构建了一种基于实值时间卷积神经网络(Real-Valued Temporal Convolutional Networks,RVTCN)模型的数字预失真器。RVTCN模型利用扩大因果卷积(Dilated Causal Convolution, DCC)提取功放的当前时序信息,把记忆信息存储在残差块(Residual Block,RB)中,不断获取时序特征并保存于网络中。为了验证RVTCN线性化的性能,文中采用了100 MHz带宽的5G NR信号,对中心频率3.5 GHz的Doherty功放进行了预失真线性化实验验证。实验结果表明:该RVTCN模型具有射频功放的动态非线性行为建模能力,其归一化均方误差可达-40 d B;RVTCN预失真器对测试功放的相邻信道功率比(ACPR)改善可达19.5 d B左右。     

记忆多项式数字预失真线性化逆E类功放

采用记忆多项式模型的数字预失真器,用于线性化逆E类射频功率放大器,从而获得具有高线性和高效率的射频放大系统,使得开关型的逆E类功率放大器可以适用于具有非恒包络的调制信号的发射。文中设计了一个工作于S频段的具有10W饱和功率的逆E类功率放大器,以具有5MHz信号带宽的单载波WCDMA信号作为测试信号,使用记忆多项式的预失真器对其进行线性化。实验表明,该记忆多项式预失真器能够很好地抑制逆E类功放的动态非线性引起的带外寄生频谱,可以使逆E类功放同时工作于高线性和高效率状态。     

A low-power high-performance digital predistorter for wideband power amplifiers

In this paper, we present a low-power high-performance digital predistorter (DPD) for the linearization of wideband RF power amplifiers (PAs). It is based on the novel FIR memory polynomial (FIR-MP) predistorter model, which significantly augments the performance of the conventional memory polynomial predistorter with the use of complex baseband digital FIR filter prior to the memory polynomial. The adjacent channel leakage ratio (ACLR) performance comparison between the conventional MP and the proposed FIR-MP is done based on simulations with multi-carrier modulated signals of 20 and 80 MHz bandwidths. The PA models used for the simulations are extracted from the measurements of a commercial \(1\,\hbox {W}\) GaAs HBT PA. At the ideal system-level simulations, the improvements in ACLR over the conventional MP are 7.2  and 15.6 dB, respectively, for 20 and 80 MHz signals. The choice of selection of various parameters of the predistorter along with the subsequent digital-to-analog converter (DAC) is presented. The impact of fixed-point representation is assessed using ACLR metrics, which shows that a wordlength of 14 bits is sufficient to obtain ACLR beyond \(45\,\hbox {dBc}\) with a margin of \(10\,\hbox {dB}\). The proposed predistorter is synthesized in \(28\,\hbox {nm}\) fully-depleted silicon-on-insulator (FDSOI) CMOS process. It is shown that with a fraction of the power and die area of that of the MP a huge improvement in ACLR is attained. With an overall power consumption of 8.2 and 88.8 mW, respectively, for 20 and 80 MHz signals, the FIR-MP DPD proves to be a suitable candidate for small-cell base station PA linearization.