DVB-S2中BCH译码器的硬件设计

DVB-S2是新一代数字卫星广播标准,标准采用了新的调制与编码技术,在一定的复杂程度下取得最大的信道容量与较好的系统可扩展性。其中编码方式采用了由BCH与LDPC级联的前向纠错系统,使系统性能接近香农限,但长二进制BCH码,也极大地增加了译码器硬件实现难度。针对标准中BCH码的特殊性,通过对长BCH码优化方法的研究与讨论,提出实现该译码器简单有效的FPGA硬件结构,在满足速度要求的前提下尽量减小面积。     

基于DVB-S2标准的LDPC码编译码器设计研究

研究了DVB-S2标准LDPC码编译码器的硬件结构,以16 200码长和0.6码率为例设计了基于共享内存和后验概率累加储存的译码器结构,不仅吞吐量大,而且寄存器和内存资源的消耗小。仿真分析了同码长不同码率和同码率不同码长的性能,当码长相等时,码率越低,则误码率、误帧率和平均迭代次数一般均越低。同码率不同码长的码组,虽然校验位和信息位的比例相等,但是码长越大,校验位和信息位的约束更强,性能越好。     

DVB-S2中BCH码软件编译码实现

阐述了DVB-S2中BCH码的编译码算法,讨论了通过C语言实现DVB-S2中BCH码软件编译码的关键问题和解决方法,给出了其在加性高斯白噪声信道中的性能仿真结果.     

并行BCH伴随式计算电路的优化

随着通信系统的速率越来越高,对BCH译码器吞吐量的要求也不断提高。由于BCH码是串行的处理数据,在吞吐量大的应用时一般需要并行处理,但这会导致电路的复杂度显著增加。本文主要研究并行伴随式计算电路的优化。通过合并输入端的常量乘法器,得到改进的并行伴随式结构。该结构克服了传统方法只能对局部的乘法器进行优化的缺点,可以对全部乘法器进行优化,从而有效的减少逻辑资源。实验结果表明,对于并行度为64的BCH(2040,1952)译码器,本文的优化结构可以节省67%的逻辑资源,而且在并行度、纠错能力和码长变化时,仍然可以获得较好的优化结果。      

一种BCH码编译码器的设计与实现

二元BCH码具有良好的代数结构和纠错能力,是应用最为广泛的码类之一。在此介绍了BCH（255,223）的编译码算法和硬件实现方法,针对二元BCH码提出了一种适合硬件模块化设计的BM迭代译码算法,并基于Xilinx公司的xc5vlx110t实现了BCH（255,223）纠错编译码。仿真结果表明,采用此方法实现的编译码器具有速度快、构造简单、性能稳定以及结构灵活的优点。目前该编译码器已成功用于某数字电台系统中。     

闪存BCH译码器并行钱搜索的研究与改进

钱搜索是与非型闪速(NAND flash)存储器中BCH译 码器的重要组成部分,并行钱搜索延迟较小并可高速运行,但过高的复杂度制约了其的应用 。为了降低并行钱搜索的复杂度,提 出一种并行钱搜索的改进和优化方法。首先对传统并行钱搜索以及有关文献进行了分析和研 究;然后对公共子表达式的搜索范 围进行了扩展,并合并了相关计算;最后对迭代匹配算法进行了改进,提出一种基于二维搜 索的改进迭代匹配算法。实验结果 表明,本文方法取得了较好的优化效果,有效地降低了并行钱搜索的复杂度;在对BCH(2047,1926,1)的 32bit并行钱搜索 优化后,与传统并行钱搜索以及有关文献的两种并行钱搜索相比,本文方法的 优化率分别达 到了85.4%、38.7%和29.2%,并可以更好地适应不同并行度和不同纠错能力的并行钱搜索结构。     

(15,7)BCH码编译码器的VHDL设计

BCH码是一种应用较为广泛的纠正多个错误的循环码，(15，7)BCH码能纠正两位随机错误。本文采用错误图样查找法，用VHDL来设计(15，7)BCH码的解码器，仿真和实践都证明了这种方法的可行性和正确性。     

DVB-S2标准 LDPC码的算法研究和仿真

阐述了LDPC（Low Density Parity Check）码的基本原理，基于DVB—S2中LDPC码分析了该类码的构造、编码及译码原理，同时给出DVB—S2中LDPC码在码率为2／3、码长为16200bits时的仿真结果。仿真结果表明，在低信噪比情况下，该LDPC码仍然获得了令人满意的纠错效果，且在性能上的确优于其他码。随着技术的进步，相信LDPC编译码技术将在更多的领域得到应用。     

DVB-S2标准 LDPC码的算法研究和仿真

阐述了LDPC(Low Density Parity Check)码的基本原理,基于DVB-S2中LDPC码分析了该类码的构造、编码及译码原理,同时给出DVB-S2中LDPC码在码率为2/3、码长为16 200 bits时的仿真结果.仿真结果表明,在低信噪比情况下,该LDPC码仍然获得了令人满意的纠错效果,且在性能上的确优于其他码.随着技术的进步,相信LDPC编译码技术将在更多的领域得到应用.     

DVB-S2标准LDPC码的算法研究和仿真

阐述了LDPC(Low Density Parity Check)码的基本原理,基于DVB-S2中LDPC码分析了该类码的构造、编码及译码原理,同时给出DVB-S2中LDPC码在码率为2/3、码长为16200bits时的仿真结果。仿真结果表明,在低信噪比情况下,该LDPC码仍然获得了令人满意的纠错效果,且在性能上的确优于其他码。随着技术的进步,相信LDPC编译码技术将在更多的领域得到应用。     

8B/10B编解码的IP核设计

研究了8B/10B编码的编码特点和内在相关性,并在此基础上介绍了一种用Verilog HDL设计8B/10B编解码逻辑描述的方法,将其嵌入到FPGA中或设计成ASIC,可构成一个资源使用少、速度快、可靠性高的IP核.文中着重介绍8B/10B编解码总体设计方案,详细描述其内部工作原理和实现.最后给出在Altera公司软件平台QuartusⅡ上进行EDA的综合和仿真结果.     

基于级联码的信道编译码设计与FPGA实现

介绍了RS(255,223)码级联卷积(4,3,3)码编译码器的实现,对于编码和译码端不同的结构特点.分别采用并行和串行结构实现.其中RS译码采用欧几里德算法,卷积译码采用维特比算法.同时给出了该编译码器的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

可变址光CDMA编解码器的设计与实现

本文提出了一种可灵活变址的编解码方案,并用设计的编,解码器进行了系统实验,结果表明这种编,解码器具有变址灵尖,性能可靠,实现方便等特点。     

基于光纤布喇格光栅的光CDMA编/解码器

介绍了基于光纤布喇格光栅(FBG)的光CDMA编/解码器(E/D),分别给出了非相干光二维FBG编/解码器、振幅调制超结构光纤布喇格光栅(SSFBG)编/解码器、相干光二进制相移键控(BPSK)SSFBG编/解码器、可重构四进制相移键控(QPSK)SSFBG编/解码器的构造方法和最新研究进展,并分析了几种编/解码器的优缺点.     

基于FPGA的卷积码编译码器

基于卷积码的编译码原理,使用VHDL语言和FPGA芯片设计并实现了(2,1,3)卷积码编译码器.其中译码器设计采用"截尾"的Viterbi译码算法,在支路量度计算、路径量度和译码路径的更新与存储以及判决与输出等环节的实现中采取了若干有效措施,节省了存储空间,提高了设计性能.最后通过仿真验证了设计的正确性与合理性.     

光纤延迟线编/解码器的研究

在光码分多址（ＣＤＭＡ）通信中,光延迟线编／解码器是实现全光编／解码的关键技术．本文对并行结构的光纤延迟线编／编码器的原理及构造方法进行了分析,并给出相应的实验结果。     

高速并行BCH(2184,2040)编码器的VLSI优化设计

介绍一种实现并行BCH编码器的设计方法,并基于TSMC 0.18μm CMOS工艺设计了用于高速光通信FEC(前向纠错)级联码的并行BCH(2184,2040)编码器.采用树型结构减少逻辑层次,选择适当的共享子表达式减少逻辑门的数量,并用限制共享子表达式的最大个数和负载均衡方法降低BCH长码的扇出瓶颈影响,减少关键路径的延时,提高工作速度.优化设计的并行BCH(2184,2040)编码器可以实现2.5Gb/s的数据吞吐率.     

基于Multisim 12的正交编码器与解码器的电路设计与仿真

正交编码器用于检测旋转运动系统的位置和速度。因为正交编码器具有良好的抗噪声性能,能有效消除脉冲边缘震荡造成的干扰,在测速时能有效提高准确性,所以,正交编码与解码器的配合使用实现了对多种电机的闭环控制,从而达到精确控制。这里以Multisim 12软件为平台,模拟设计了正交编码与解码器,可以较直观地展现正交编码器与解码器的电路原理与工作过程,为深入了解、学习正交编码与解码器提供了更多途径,同时为Multisim 12学习者提供一些资料与便利。     

采用光纤光栅编/解码器的FFH-OCDMA实验系统

着重介绍了采用光纤光栅编／解码器的FFH—OCDMA实验系统的设计以及整个系统的结构，简要分析了系统的多用户干扰和地址码选择等，最后通过实验平台，验证了光纤光栅编／解码器和整个系统的性能。     

光码分多址频域编解码技术

阐述了光码分多址（OCDMA）频域编／解码的主要技术：（1）利用光栅－掩膜板;（2）利用光纤光栅－环形器;（3）利用阵列波导光栅;（4）利用Mach-Zehnder干涉仪链,详细介绍了它们的结构和 编解原理以及特性。