高速MAC单元的设计

本文介绍一个高性能的17位乘17位加40位的乘加单元(MAC)的设计，通过将被加数作为乘法器的一个部分积参与到部分积加法阵列中来完成整个乘加运算，大幅度地提高了MAC单元的性能，在乘法器的设计中采用了改进的Booth编码技术，并且通过添加特定的部分积来避免部分积的符号位扩展和部分积产生单元中的加法操作，缩短了乘法器中关键路径的长度，最后利用HDL对设计进行描述，结合ASIC工艺库进行了综合以及资源和时延分析。     

一种新颖的可重组乘法器设计

乘法器是数字信号处理和媒体处理中应用最多，硬件面积最大的执行部件。文章提出了一种新颖的可重组乘法器的设计方法，并与常规的可重组乘法器结构进行了比较。可重组乘法器可以通过控制分别完成32位、16位及8位乘法。     

基于16位定点DSP的并行乘法器的设计

设计了一种用于1 6位定点DSP中的片内乘法器.该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向.设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求,具有极其规整的布局布线.     

高性能累积乘法单元的设计

叙述了 32× 32位符号数 无符号数累积乘法单元的设计。该累积乘法单元可实现 32× 32位、 32× 16位和 16× 16位符号数 无符号数相乘 ,分别需要 2个、 1个、 1个时钟周期。由于乘法器的设计中采用了修正的布斯 (booth)算法、符号数 无符号数处理机制、符号扩展处理电路以及特殊的部分积累加模块 ,所以乘法器的速度得到很大的提高 ,仅仅相当于 6个或非门的延迟     

新型的DSP处理器高速低功耗多功能乘累加单元

介绍了一种采用新型结构的应用于DSP处理器的多功能高速低功耗乘累加单元（MAC）。该设计采用了异步互锁流水线技术,极大的降低了功耗。在整个设计的关键路径即部分积产生和生成部分采用的互补部分积字校正（CPPWC）和三维压缩法（TDM）很好的优化了设计,提高了速度。嵌入该乘累加单元的DSP处理器采用SMIC 0．18CMOS工艺进行了流片。经测试,该设计优于采用传统结构的同类设计,其时延为3．34ns,功耗为13．9247mw。     

一种用于ARM处理器的增强DSP乘加单元

介绍了一种应用于ARM处理器的增强DSP功能乘加单元。为了减小乘加指令的周期数,采用了两个并行16×16位乘加单元构成的单指令多数据(SIMD)结构,可以通过适当的配置支持16到32位的各种乘加运算以及16位的复数乘法。理论分析表明,这种乘加单元与传统的单指令单数据(SISD)结构相比在周期数上有明显的减小。尤其对于16位乘加及16位复数乘法,其所需周期数分别只有ARM1022E的1/4和1/3。0.35mm的标准单元库实现表明该乘加单元可以工作在120MHz,使得其非常适合数字信号处理的应用。     

一种高速DSP中延迟优化的乘累加单元的设计与实现

乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16 40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的.     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.     

基于重构技术的并行乘法累加器结构

实时信号处理系统要求数字信号处理器具有更高的速度和更低的功耗。文章提出的新型乘法累加器，具有在不同模式下分别处理16位与32位数据。或16位与32位数据混合运算能力。本运算结构采用由三个16位乘法器重构一个32位运算单元，可调用其中一至三个乘法累加模块处理不同精度的数据达到了高速度、低功耗的设计要求。在32位工作模式下数据处理速度可以达到16位乘累加器的水平。     

DSP中MAC的微系统结构设计

在实际的高性能定点数字信号处理器(DSP)设计过程中，往往需要设计一个功能复杂的乘累加器。也就是说，乘累加器不光是要同时完成通常所见的带符号数和无符号数的乘加及乘减运算，而且还需要同时完成整数乘加和小数乘加运算，无偏差的舍入运算，饱和等功能。另外，为了解决DSP中数据相关的问题，往往要求乘累加器在单拍完成所有的这些运算，因此很难找到一个高速度低成本的实现方案。文章首先给出了通常的高性能定点DSP中乘累加器所需要完成的功能需求，然后提出并实现了一个16位高性能乘累加器，将其所需要完成的上述各种功能巧妙地整合起来在单拍内完成，而完成所有上述功能只需要3级4：2压缩和一次超前进位的加法运算。该乘累加器采用0．35μm工艺实现，已经嵌入到数字信号处理器中并已经成功应用于实际的工程项目。     

基于多核处理器的加密卡异步并行驱动设计

文中通过对VxWorks下多核编程的研究,根据IPSec层异步加解密调用的需求,设计了一种稳定高效的加密卡缓存和数据收发方案,满足了数据高速加解密的需求。加密卡内含6个加解密信道,6个加解密信道通过一个万兆以太通道与主机端相连。驱动程序接收来自IPSec层的加解密数据并进行缓存后,将报文通过万兆以太通道发送给加密卡上相应的加解密信道进行处理。加密卡处理完成后将加解密数据通过以太通道送回主机端,并返回加密卡驱动层,由加密卡驱动层的回调函数返回IPSec。多核并行运行时,不同的核都可以进行异步加解密操作。测试结果表明,这种设计方案是一种高效的、具有良好兼容性的驱动实现方法。     

用于无线传感器网络的MAC控制加速器的设计

提出了一种基于协处理器的MAC控制加速器体系结构,其特点是兼容于IEEE802.15.4协议,还能支持S-MAC、T-MAC等其它无线传感器网络MAC协议,增强了硬件的可扩展性;阐述了协处理器实现CSMA-CA算法、S-MAC和T-MAC协议的方法,并在此基础上分析了协处理器实现的CSMA-CA算法的软件时延;在FPGA上实现了整个MAC控制加速器的设计.测试结果表明:该MAC支持20~250kbps数据传输速率,支持多协议,适应IEEE802.15.4协议要求,面积仅为30567个等效门.     

RPR中MAC处理单元的FPGA实现

弹性分组环(ResilientPacketRing)桥接芯片是弹性分组环技术在光通信领域得以运用的关键芯片,MAC地址处理是桥接芯片的一个必备的功能。分析了RPR中适用的HASH算法,介绍了MAC处理单元在FPGA中实现方法,并给出了仿真验证结果。     

基于FPGA的以太网MAC控制器的实现

以太网IEEE802.3协议根据LAN的特点,把数据链路层分成LLC(逻辑链路控制)和MAC(介质访问控制)两个子层.MAC层协议作为数据帧收发的基础,是以太网技术的核心,主要负责上层数据和物理层的数据流量控制和数据流的检测、校验工作.介绍了基于FPGA的10MHz/100MHz以太网MAC控制器的设计,整个设计用Verilog语言实现.自主设计开发验证板,使用Altera厂商的FPGA(EP1C20F400C8)并验证.     

高速并行信号处理系统的设计

实时信号分析系统要求具有处理大量数据的能力,以保证系统的实时性.基于某重点工程项目,采用Altera公司的新型现场可编程门阵列（FPGA）和AD公司的新型ADSP-TS101S系统,对于高速实时并行处理进行了研究,设计实现了一种新的高速数据并行分析系统,并介绍了DSP的操作流程.该系统能对输入信号的频谱进行分析,并已测试成功,应用于某雷达监测系统.构建的FPGA＋DSP处理系统的结构灵活,有较强的通用性,并适于模块化设计,同时其开发周期较短,系统易于维护和扩展.     

一个层次式面向对象并行计算框架的设计

本文讨论了一个层次式并行应用软件开发框架的设计思想,将并行计算底层细节进行逐级抽象,采用面向对象封装与继承机制,为科学计算领域提供了快速原型实验和应用开发环境.该框架的层次结构使之成为独立于体系结构的并行开发环境,它的高层抽象界面允许以顺序方式书写的代码不经任何改变即可在不同体系结构的并行环境上运行.     

半自动平行缝焊机的研制

平行缝焊技术是一种安全、高效、可靠的焊接方法。论述了平行缝焊设备的研制及总体设计方案,介绍了机体、电源系统、机械系统、控制系统及其相互配合。该设备已应用于金属、陶瓷管壳封装技术及其相关工艺的研究。