深亚微米隔离技术--浅沟槽隔离工艺

研究了浅沟槽隔离(STI)工艺的各主要工艺步骤:沟槽的形成、沟槽顶角的圆滑、沟槽填充以及化学机械抛光平坦化.使用器件模拟软件Medici和Davinci分析了STI结构的隔离性能以及沟槽隔离MOSFET的Kink效应和反窄宽度效应.     

阶梯浅沟槽隔离结构LDMOS耐压机理的研究

提出了一种具有阶梯浅沟槽隔离结构的LDMOS.阶梯浅沟槽结构增加了漂移区的有效长度,改善了表面电场及电流的分布,从而提高了器件的击穿电压.借助器件模拟软件Silvaco对沟槽深度、栅长及掺杂浓度等工艺参数进行了优化设计.结果表明,在保证器件面积不变的条件下,新结构较单层浅沟槽隔离结构LDMOS击穿电压提升36%以上,而导通电阻降低14%.     

减小浅沟槽隔离边缘泄漏电流专利技术综述

随着半导体制程工艺的不断发展,对器件隔离性能的要求越来越高,对减小浅沟槽隔离边缘的泄漏电流的要求也越来越高.本文从中国、全球的专利申请量、申请人和分类号的分布等多方面进行统计分析,总结了与减小浅沟槽隔离边缘泄漏电流相关的国内和国外专利的申请趋势、主要申请人分布以及重点技术的发展路线进行了梳理.     

浅沟槽隔离对MOSFET电学特性的影响

随着工艺制程的不断进展,浅沟槽隔离技术(STI)成为深亚微米后的主流隔离技术。文章通过测试分析不同栅到有源区距离(SA)晶体管(MOSFET)器件的栅和衬底电流,分析了180 nm N沟道晶体管中STI对于栅和衬底电流的影响。结果表明栅电流随着SA的缩小呈现先缩小后增大的趋势,衬底电流在常温以及高温下都随着SA的减小而减小。文章用应力机制导致的迁移率以及载流子浓度的变化对栅和衬底电流的变化趋势进行了分析,通过改进伯克利短沟道绝缘栅场效应晶体管模型(BSIM)模拟了STI对衬底电流的影响,为设计人员进行低功耗设计提供了衬底电流模型。     

SOI电路窄沟槽隔离技术研究

文章利用SOI材料片做衬底,开展了SOI电路窄沟槽隔离技术的研究,解决了窄槽刻蚀、多晶硅回填、平整化等技术难题,获得了优化的SOI电路窄沟槽隔离工艺技术条件;岛与岛之间的隔离击穿达到300 V,为下一步研制生产SOI电路打下了坚实的基础.     

不同表面活性剂对浅沟槽隔离CMP中SiO2与Si3N4速率选择性的影响

针对浅沟槽隔离(STI)化学机械抛光(CMP)过程中SiO₂与Si₃N₄去除速率选择比难以实现的问题,研究了阳离子表面活性剂十六烷基三甲基溴化铵(CTAB)、阴离子表面活性剂直链烷基苯磺酸(LABSA)以及非离子表面活性剂脂肪醇聚氧乙烯醚(AEO7)对SiO₂与Si₃N₄去除速率以及速率选择比的影响。结果表明,CTAB对于SiO₂去除速率的抑制作用过强,导致速率选择比很低;与CTAB相比,LABSA对SiO₂去除速率的抑制作用减弱,但同时对Si₃N₄去除速率的抑制作用也变小,导致速率选择比无法满足工业生产的30∶1的要求;AEO7对SiO₂去除速率的影响较小,且对Si₃N₄去除速率的抑制作用强于LABSA。当引入质量分数为0.05%的AEO7时,SiO₂的去除速率由318.6 nm/...     

中国浅沟槽隔离技术的专利调查分析

中国半导体企业目前对于如何借鉴、应用现有专利技术来节约研发成本、缩短研发周期、避免专利侵权等问题还没有很深刻的认识。为了让更多企业能够借鉴已公开的专利技术，了解行业核心技术和其他企业的技术部署，北京市集佳律师事务所上海分所，对浅沟槽隔离技术（STI）中国专利申请进行了调研、分析。（全文见www．sjchinamag．com）     

体效应对超深亚微米SOI器件总剂量效应的影响

研究体偏置效应对超深亚微米绝缘体上硅（SOI,Silicon-on-insulator）器件总剂量效应的影响.在TG偏置下,辐照130nm PD（部分耗尽,partially depleted）SOI NMOSFET（N型金属-氧化物半导体场效应晶体管,n-type Metal-Oxide-Semiconductor Field-Effect Transistor）器件,监测辐照前后在不同体偏压下器件的电学参数.短沟道器件受到总剂量辐照影响更敏感,且宽长比越大,辐射导致的器件损伤亦更大.在辐射一定剂量后,部分耗尽器件将转变为全耗尽器件,并且可以观察到辐射诱导的耦合效应.对于10μm/0.35μm的器件,辐照后出现了明显的阈值电压漂移和大的泄漏电流.辐照前体偏压为负时的转移特性曲线相比于体电压为零时发生了正向漂移.当体电压Vb=-1.1V时部分耗尽器件变为全耗尽器件,|Vb|的继续增加无法导致耗尽区宽度的继续增加,说明体区负偏压已经无法实现耗尽区宽度的调制,因此器件的转移特性曲线也没有出现类似辐照前的正向漂移.     

二氧化铈研磨液在化学机械平坦化中的应用

当集成电路的特征尺寸小于0.25μm时,浅沟道隔离(STI)逐渐成为CMOS工艺器件隔离的标准工艺技术.相比较于硅石(silica)研磨液,二氧化铈(CeO2)研磨液由于其比较高的研磨速度、高的选择比和自动停止的特性,而广泛地应用于直接的浅沟道隔离(DSTI)化学机械平坦化(CMP)工艺中.在简要介绍了CMP的一些基本知识后,着重介绍了CeO2研磨液的特性及其在直接的浅沟槽隔离化学机械平坦化(DSTI-CMP)中的应用.     

应用于LOCOS隔离工艺的平坦化技术研究

介绍了LOCOS隔离技术的原理,研究了应用于LOCOS工艺的反刻平坦化技术,通过调整刻蚀中反应气体流量等工艺参数,在CHF3流量50 mL/min、O2流量2 mL/min条件下,获得了较好的平坦化表面。研究了应用于LOCOS工艺的CMP平坦化技术,通过调整CMP压力、转速、流量等工艺参数,控制了抛光速率和精度,提高平坦化的均匀性,在工艺条件为压力1psi(1 psi=6.89×103 Pa),转速25 r/min,流量120 mL/min时,获得了良好的平坦化形貌。通过实验对比发现,CMP平坦化效果优于反刻平坦化,适合于实际生产应用。     

一种基于刻蚀的SOI深槽介质隔离工艺

介绍了一种基于刻蚀的SOI深槽介质隔离(DTI)工艺。该工艺采用BOSCH刻蚀、兆声清洗、多晶硅回填、刻蚀平坦化等技术,制作流程简单。其介质隔离击穿电压可以根据电路的需要进行调整,并可根据氧化层厚度进行预测。其介质隔离漏电流极低。     

A high voltage resonant inverter for dielectric discharge barrier cell plasma applications

Among the applications of dielectric barrier discharge cells (DBDCs), the generation of cold plasmas for the degradation of toxic organic compounds has received a great deal of attention in recent years. Normally, a DBDC can be energized by means of a high voltage power supply operating at line frequency. In this paper, the analysis, design and construction of a power resonant seriesinverter is presented; this inverter is aimed to operate at high-voltages/high-frequencies, and its suitability to excite a DBDC is investigated. The topological analysis of the inverter is carried out using the fundamental approximation technique, where the DBDC has been modelled as a capacitor whose terminals' voltage is provided by a pulse transformer. Both, the DBDC and the pulse transformer are represented in an RLC equivalent circuit. The resonant inverter is designed to operate in a region where the transfer function is load dependent. The series resonant inverter performance has been experimentally tested in a DBDC application, showing its effectiveness in the generation of the electron discharge by means of a charge/voltage figure of merit.     

深硅槽开挖工艺

本文介绍了硅槽应用,即硅槽隔离和硅槽电容,对器件性能的改善。并介绍了硅槽隔离和硅槽电容的形成步骤及硅槽刻蚀剖面的形貌控制,CBrF_3刻蚀硅槽侧壁保护层的形成等等。     

Forming of Very Shallow Junction for S/D Extension in Deep Sub-Micron CMOS Devices

Very shallow junctions for S/D extension in deep sub\|micron CMOS devices are required to suppress the short channel effect as devices scaling down,and the surface concentrations ( N s) of these junctions need to be kept in a higher value to reduce the series resistance of the lightly doped drain structure.But it is very difficult for the conventional ion implantation to meet the requirement above.This article presents the results of forming very shallow and ultra\|shallow junctions used in 0.25 micron ...     

Forming of Very Shallow Junction for S/D Extension in Deep Sub-Micron CMOS Devices

Very shallow junctions for S/D extension in deep sub-micron CMOS devices are required to suppress the short channel effect as devices scaling down, and the surface concentrations (N,) of these junctions need to be kept in a higher value to reduce the series resistance of the lightly doped drain structure. But it is very difficult for the conventional ion implantation to meet the requirement above. This article presents the results of forming very shallow and ultrashallow junctions used in 0.25 micron and 0.10 micron CMOS devices respectively with low energy implantation (LEI) and pre-amorphization implantation plus low energy implantation (PAI+LEI). The LEI was performed on the modified normal ion-imptantor (IM-200M). Using LEI only the minimum junction depth,is 61nm for NMOS and 57nm for PMOS (Nsub=1×1018cm-3) respectively after 1000℃ RTA and both Ns are above 3×1019cm-3 While using Ge PAI+LEI,under the optimized processing condition,the junction depth of 58nm for NMOS and 42nm for PMOS are obtained,with the leakage current density being 4nA/cm2.     

深槽介质工艺制作高密度电容技术

随着系统向高速度、低功耗、低电压和多媒体、网络化、移动化的发展,系统对电路的要求越来越高,在需求牵引和技术推动的双重作用下,出现了将整个系统集成在一个微电子芯片上的系统芯片(System On A Chip,SOC)概念。采用SOC的设计方式可以使芯片面积向小尺寸、高集成度方向发展。SOC设计的系统芯片能够得以实现是以不断发展的芯片制造技术为依托的。文章介绍了基于深槽介质工艺制作高密度电容的技术,通过深槽工艺技术实现大的存储电容。该电容制作采用深槽刻蚀、ONO介质、原位掺杂多晶(ISDP)填充等工艺技术,可以增加电容密度达20倍,提高了电路集成度,其性能优良、漏电极低。     

柠檬酸对CeO2磨料分散稳定性及抛光性能的影响

采用柠檬酸作为pH调节剂和分散剂,针对CeO₂磨料水溶液的分散性差以及浅沟槽隔离(STI)化学机械抛光(CMP)过程中正硅酸乙酯(TEOS)/氮化硅(Si₃N₄)的去除速率选择性难以控制的问题进行了研究。分散实验结果表明,由于柠檬酸可以结合在CeO₂颗粒表面从而极大提高了CeO₂磨料的空间位阻,CeO₂溶液的分散稳定性得到提升,因此,与酒石酸、硝酸和磷酸相比,在CeO₂溶液中使用柠檬酸作为pH调节剂,可以使CeO₂磨料具有更小的粒径和较低的分散度以及使CeO₂溶液具有较高绝对值的Zeta电位。抛光实验结果表明,柠檬酸可以极大抑制Si₃N₄的去除速率,且对TEOS的去除速率影响较小,因此,使用柠檬酸作为pH调节剂和分散剂能实现TEOS/Si₃N₄的高去除速率选择比。同时抛光后TEOS和Si₃N₄薄膜具有良好的表面形貌和低的表面粗糙度。