一种低功耗低延迟的容忍DNU锁存器设计

随着集成电路器件特征尺寸的进一步减小,锁存器内部节点之间的距离越来越短.由于内部节点间的电荷共享效应,器件在空间辐射环境中频繁发生单粒子翻转(SEU),受影响节点由单节点扩展到双节点.文章提出了一种新型的锁存器加固结构,利用C单元固有的保持属性,实现对单节点翻转(SNU)和双节点翻转(DNU)的完全容忍.HSPICE仿...     

一种低功耗抗串扰的自适应时空总线编码方法

深亚微米片上总线的功耗、布线面积约束和线间串扰是限制总线数据吞吐率的关键因素,为此该文提出一种自适应时空编码方法以降低总线的串扰延迟和功耗。该方法首先采用空间编码将总线分割为两个子总线,从而减小了恶性串扰发生几率;然后通过恶性串扰判决器分别判断子总线的原码数据及反码数据是否存在恶性串扰：对于任意子总线的原码数据与反码数据均存在恶性串扰的情况,传送屏蔽字;否则,选取无恶性串扰且动态功耗小的总线数据形式并传送。采用SPEC标准数据源对算法进行了评估,该方法在消除恶性串扰的同时使总线数据吞吐率提高了62.59%~81.62%,功耗比同类方法降低14.63%~54.67%,对于32位数据总线,仅需7根冗余线,在动态功耗、布线资源和性能方面获得了有效的优化。     

低翻转率的SoC总线组合编码算法

为降低SoC总线功耗,避开现有总线编码技术在应用上的局限,提出了一种SoC总线编码算法。算法基于总线上IP可复用的观点,采用分组BI码和TO码各自的优点,在维持SoC总线功能基本不变的同时,减少数据线和地址线的电平翻转。最后的实验结果表明：组合编码算法可以将SoC总线的平均功耗下降7．41％,是一种有效且适用于SoC总线的低功耗算法。     

一种低功耗高效率的双向AXI2AHB总线桥设计与实现

为了方便不同IP(intellectual property)核之间通信,针对广泛使用的AXI与AHB这2种总线,提出了一种低功耗高效率的双向AXI2AHB总线桥的设计与实现方法。介绍了这2种总线协议的特点,阐述了AXI2AHB总线桥的设计结构和实现方法,并采用多事务处理、写数据预读策略以及低功耗优化技术。使用Verilog语言在modelsim工具下进行了验证,仿真结果表明该总线桥能较大提高So C芯片的系统带宽利用率并降低芯片产生的功耗。     

FIR数字滤波器的一种快速算法

FIR数字滤波器本质上是一种线性卷积的运算,当数字滤波器的阶次N很大时,计算量很大,计算速度很慢,达不到系统对实时性的要求。文章介绍了一种数字信号处理算法,该算法将线性卷积运算转换成加法运算,利用加法运算进行求解,避免了数据堆积,加快了运算速度,从而使数字滤波器处理过程实时、快速。     

高性能LS-DSP的逻辑设计与低功耗设计

LS-DSP是面向数据密集型和控制密集型处理应用的需要,而开发的高性能数字信号处理器。本文主要介绍LS-DSP内有特点的逻辑设计技和低功耗设计技术。LS-DSP采用0.18ΜMCMOS工艺制造,集成度为1000万器件,芯片面积5×5MM2,主频为120MHZ,典型应用的平均动态功耗为325.084MW。     

一种用于基因预测的FIR数字滤波器

数字信号处理技术已经用于DNA(DeoxyriboNucleic Acid)序列中的基因分析与识别.本文利用数字滤波器对基因序列进行分析和预测,根据基因序列周期3bp(base pair),设计了一种具有窄带选通特性的FIR(Finite Impulse Response)数字滤波器,对基因序列进行滤波,与IIR(Infinite Impulse Response)数字滤波器计算的结果对比,获得了较好的仿真结果.     

一种基于嵌入式内核的MCU总线架构研究

为了满足基于嵌入式内核的MCU芯片对于内部总线系统的设计需求,分析了嵌入式内核的对外的AHB总线接口特性,提出一种兼顾效率和可复用性的MCU芯片内部总线架构。该架构符合AHB总线规范,支持多个主控器同时访问不同的从设备。采用灵活的仲裁机制解决访问冲突。本文设计MCU总线架构应用于一款工业控制类MCU芯片,完成了FPGA原型验证、流片和样片测试。     

一种RTL级数据通路ODC低功耗优化算法

 本文提出了一种具有高计算效率和低硬件开销的门控时钟低功耗优化算法. 该算法在RTL级搜索数据通路的不可观察性（Observability Don′t Care）. 采用RTL级逻辑信号总线ODC模型和基于路径ODC的有向图遍历模型,减少了ODC计算负荷,提升了计算效率,使ODC适用于超大规模集成电路的低功耗优化. 引入数据通路ODC条件概率作为门控信号产生的重要依据,对ODC条件概率高的通路优先插入门控逻辑,可以极低硬件开销实现高效门控时钟网络. 实验结果显示,本算法与传统ODC算法相比计算负荷平均降低8倍,功耗平均下降12.35%,面积开销平均减少13.44%.     

一种基于树状结构的无线传感网络低功耗算法

针对无线传感器网络（Wireless sensor networks,WSNs）的能耗问题,在保证低延迟率的前提下,通过降低空闲模式下的能量消耗,提出一种适用于大型树簇状无线传感器网络结构的位图辅助式低功耗算法（Bit-map assisted low power algorithm,BALPA）,建立了能量模型。仿真结果表明：此算法和传统TDMA、低功耗TDMA（E-TDMA）算法相比,在相同参数下,最多能减少35%的能耗,显著降低能量开销和数据包延迟速度,延长系统的使用寿命。     

可变带宽FIR低通滤波器设计和RAG算法系数综合

提出使用简化加法器图算法综合可变带宽FIR数字滤波器。首先使用谱参数的方法建立可变带宽、线性相位的FIR低通数字滤波器的系统函数,通过使用加权最小均方的方法,得到了滤波器系数的最优表达式。然后基于可变滤波器结构为定系数FIR子滤波器线性组合的特点,提出使用筒化加法器图算法综合其硬件结构。该算法生成一种能最大程度地利用系数之间共享特性的加法器流图,使用较少的加法器个数和加法次数实现系数相乘。最后设计实例证明了可变带宽的有效性和该算法的高效性。     

一种低功耗系统芯片的实现流程

随着半导体工艺技术的进步,系统芯片的集成度越来越高,功耗成为重点考虑的因素之一,尤其用于便携式设备中。本文描述了一种多电源、多电压低功耗系统芯片的实现流程。该流程基于IEEE1801(UPF)标准,采用Synopsys和Mentor Graphics公司的EDA工具,方便地实现了RTL-GDSII的整个过程。     

Viterbi译码算法Soft Core IP的低功耗设计

介绍了Viterbi译码算法SoftCoreIP的一种低功耗实现方案,对其中的核心功能单元ACS(Adder_Compare_Select)提出了一种改进的设计结构,并介绍了电路时钟的优化技术及低功耗设计技术,经实验证明,确实达到了降低功耗、减小电路规模的设计目的。     

一种基于聚类的Bus-Invert低功耗编码方法

数字系统的功耗日益成为 VL SI设计者关注的问题 ,低功耗设计已成为便携式产品和高性能系统设计的发展方向。文中将提出一种基于聚类的 Bus- Invert低功耗编码方法 ,用于系统总线和 I/0的低功耗数据编码。实例表明相对于无编码的数据 ,CBBI编码平均可减少数据线传输跳变 2 7% ,最高达 55% ,均优于同等条件下的普通 BI编码结果     

基于硬件构件的嵌入式系统低功耗研究

降低系统功耗不仅要考虑硬件方面的因素,同时也要分析因软件引起的功耗。为了降低系统整体功耗,首先需要明确影响系统功耗的软硬件因素。在硬件方面,通过对硬件构件进行选择、设计和整合等方法降低功耗;软件方面则是重点优化与功耗密切相关的要素,如算法、指令与方法等。这些因素往往是相互制约、相互影响的。设计一个成功的低功耗系统,需要通过分析与实验,明确一个以硬件构件为思想的嵌入式系统低功耗设计时所需考虑的一些问题。     

基于ARM的嵌入式计算机系统的低功耗设计与实现

嵌入式计算机系统被广泛应用于便携式和移动性较强的产品中,而这些产品的低功耗设计的目标是在满足用户对性能需求的前提下,尽可能降低系统的能耗,延长设备的待机时间[1].基于ARM处理器的嵌入式计算机系统主要通过低功耗微处理器选择、接口驱动电路的设计、电源供给电路设计、动态电源管理等来实现系统的低功耗.该系统已经在产品应用,系统性能稳定,功耗很小.     

一种新兴的蓝牙技术——超低功耗蓝牙技术

文章介绍了一种功耗比标准蓝牙更低的超低功耗蓝牙技术,描述了这种技术的由来、协议栈构成、拓扑结构、Radio层的工作状态和工作角色以及特点。在技术特点部分中,详细介绍了超低功耗蓝牙技术实现低功耗的原理,并且给出了它与标准蓝牙技术的参数相对比的表格。     

一种基于瞬时无功功率的改进谐波电流检测算法

为满足有源电力滤波器谐波电流检测的高精度、高实时性的要求,文章给出一种对瞬时无功功率的改进方法。这种方法减少了计算量,使得实时性、可实现性增强,可以直接应用于三相三线制,三相四线制以及单相系统的谐波和基波无功电流的检测。并综合考虑FIR滤波器和IIR滤波器的优缺点,使用均值滤波器和Butterworth滤波器的串联滤波方法。计算机仿真表明该改进方法具有检测精度高,响应速度快,易于实现的特点。     

A Low Power Algorithm for Sparse System Identification using Cross-Correlation

In this paper we present a low power system identification algorithm suitable for echo and crosstalk cancellation in data communications. Crosstalk and echo channels tend to be sparse systems i.e. many taps are negligible with just a few taps significant or active. The proposed adaptive algorithm, called the sparse cross-correlation (SCC) algorithm is designed to exploit the sparsity of crosstalk and echo channels in order to lower the power consumption in the circuit implementation when compared to the normalized least mean squares (NLMS) algorithm.Mathematical analysis of the mean square error suggests that zeroing insignificant taps has a relatively small impact on the algorithm performance. This motivates the SCC algorithm, which uses a cross-correlation to identify the active taps in an unknown system and control circuitry to allocate cancellation hardware at these active tap lags. In the case of sparse systems and signal to noise ratios (SNR) of 10 dB or less, we found that the SCC algorithm can do up to 2 dB better than the NLMS algorithm in terms of the achievable mean square error floor.A detailed hardware implementation of this algorithm is also presented and compared to the benchmark NLMS algorithm in terms of area, critical path and power consumption. Results indicate that a power saving of up to 40% can be achieved at a realistic canceller length of 64 taps while maintaining algorithm performance.Finbarr ORegan was born in Cork, Ireland in 1970, and received the B.E. degree in elctronic engineering from University College Cork in 1993, and the masters degree in electronic engineering from Dublin City University in 1998. He worked with Silicon and Software Systems for several years subsequent to graduation, in the area of IC digital design. His professional activity also includes extensive experience in development and delivery of training courses in the areas of Hardware Design Languages, Low-Power Digital Design, and DSP for Communciations (in collaboration with Esperan and NLight10 Technologies). His research interests include adaptive algorithms for sparse systems, low-power digital design, and signal processing for digital communications. He has recently submitted his Ph.D. thesis at University College Dublin on the topic of adaptive algorithms for sparse systems, with an anticipated award date of Spring 2005.Conor Heneghan was born in Dublin, Ireland, in 1968 and received the B.E. degree in electronic engineering from University College Dublin in 1990, and the Ph.D. degree in electrical engineering from Columbia University, New York, NY, in 1995. He is currently a Senior Lecturer in the Department of Electronic and Electrical Engineering at University College Dublin. His research interests are in the areas of digital signal processing for communications, and for biomedical applications. He is a member of the IEEE Signal Processing Society, Communications Society, and Engineering in Medicine and Biology Society, as well as being a memeber of the Institution of Electrical Engineers (IEE). He is a also a co-founder and director of BiancaMed Ltd., a company specialising in smart signal processing for medical applications.