基于分布式算法的FIR滤波器设计及FPGA实现

本文对基于分布式算法的 FIR 滤波器的设计及 FPGA 实现进行了研究,提出了一种基于分布式算法的 FIR 滤波器设计方法,讨论了分布式算法的基本原理,给出了基于分布式算法的 FIR 滤波器设计及 FPGA 实现,并进行了仿真验证,结果符合设计预期。     

基于分布式算法FIR滤波器的设计与实现

提出了一种基于现场可编程逻辑器件(FPGA)的有限冲击响应(Finite Impusle Response, FIB)滤波器的设计新方法,该方法利用分布式算法来并行实现FIR数字滤波器硬件电路,并用VHDL编程。仿真实验结果表明,该方法能使设计简单、灵活,同时利用加法器代替乘法器不仅节约了硬件资源,而且提高了数字信号处理的速度。     

基于FPGA的分布式算法FIR滤波器的设计实现

本文介绍了能高效实现固定常数乘法的分布式算法原理，给出了在FPGA中用查找表实现FIR滤波器的算法设计，并通过Altera公司的EPF10K30器件进行了设计验证。     

基于分布式算法的高阶FIR滤波器及其FPGA实现

随着FPGA技术的稳步提高,FPGA替代其他技术用于实现高速信号处理已经变得切实可行。针对高阶FIR滤波器十分消耗FPGA硬件资源的问题,提出了一种采用基于位级联的多查找表分布式算法,并以一个32阶8位低通FIR滤波器为例,验证了所提出的方法。仿真结果表明,采用这种方法大大减少了FPGA硬件资源的耗费。     

采用分布式算法的高速FIR滤波器ASIC设计

对DA算法的FIR滤波器和传统乘加结构FIR滤波器的性能进行了比较,介绍了改进DA算法的原理;对分别采用FPGA和芯片实现的DA算法高速FIR滤波器的性能指标进行了比较;介绍了ASIC芯片设计时存储器的可测性设计方法,以及存储器对布局布线策略的影响。最后,给出了版图形式的设计结果及电路验证信号波形。     

一种用FPGA实现的FIR滤波器结构

A digital FIR filter architecture implemented in FPGA is described．The FIR architecture is based on a pipelined multiply-add-accumulator（MAC）which employs carry-save array．To save the delay time and hardware resources，multiplier uses the partial products generated by modified Booth algorithm．The FIR architecture is written in VHDL，and is synthesized into FPGA．The synthesis result shows that the proposed FIR architecture  can run at 50 MHz clock rate in FPGA XC4025e-2．     

基于NEDA算法的二维DCT硬件加速器的设计实现

应用二维DCT的图像压缩系统,DCT的运算量较大,为了突破该瓶颈,设计了基于NEDA算法的DCT硬件加速器,该设计方案采用移位相加代替乘法运算,并用RAM代替ROM,有效地节省了硬件资源.给出了Verilog仿真结果,结果表明该加速器可以在使用资源非常少的情况下,正确地实现二维DCT运算,适合于各种视频图像压缩方面的应用.     

基于DA算法的高速高阶FIR滤波器的FPGA实现

针对在数字信号处理中，以专用DSP芯片设计高阶有限长单位冲激响应（FIR）滤波器速度较慢的情况，提出了一种基于分布式算法（DA）和现场可编程门阵列（FPGA）实现高速高阶滤波器的新方法，并以一个16阶FIR滤波器在Xilinx公司的xc2v500芯片上实现为例说明了设计过程，仿真结果表明：电路工作正确可靠，满足设计要求。     

A Low-Power Digit-Based Reconfigurable FIR Filter

In this brief, we present a digit-reconfigurable finite-impulse response (FIR) filter architecture with a very fine granularity. It provides a flexible yet compact and low-power solution to FIR filters with a wide range of precision and tap length. Based on the proposed architecture, an 8-digit reconfigurable FIR filter chip is implemented in a single-poly quadruple-metal 0.35-$muhbox m$CMOS technology. Measurement results show that the fabricated chip operates up to 86 MHz when the filter draws 16.5 mW of power from a 2.5-V power supply.     

基于优化DA算法的高速FIR滤波器设计

首先概述FIR滤波器的传统FPGA实现方式,在理论上分析基于FIR滤波器的DA(Distributed Arithmetic)算法及内部实现构架图,并提出可根据应用速率要求优化DA算法;最后通过MATLAB仿真和QuartusII仿真来验证其可行性。     

一种分布式运算实现DCT的新方法

文章论述了用分布式运算实现DCT的几种设计方法，以及其各自的优缺点。将ROM分解技术应用于基于偏移二进制编码技术的分布式DCT实现，得出了一种分布式运算实现DCT变换的新方法。     

A Low-Power 100 MHz Analog FIR Filter for PRML Equalization

This paper presents design of a low-power 100 MHz analog FIR filter for PRML equalization used in the read channel of hard disk drives. The chip consists of 16 channels to provide 15-tap FIR filter operation. By using rotating clocks for sample/hold operation with one dummy channel, timing constraints can be relieved, which results in low-power consumption. The chip incorporates the parallel array of sample-and-hold amplifiers for analog delay line. The sample-and-hold amplifier includes the open-loop unity-gain amplifier with gain-control circuit using replica-biasing scheme, which also improves uniformity among amplifiers. It was fabricated in a 0.8-m CMOS technology and consumes power of 200 mW for V power supply voltage.     

基于分布式算法的FIR优化设计

为进一步降低分布式算法实现过程中使用的存储单元容量,在介绍利用分布式算法实现数字滤波器的同时,文中首先总结了几种降低ROM单元的分布式实现算法,并提出了将分解ROM方法与偏移码计算结合起来的实现技术,在此基础上实现了25阶的数字低通滤波器,资源占用量只需传统实现的一半.仿真综合结果表明,利用偏移二进制编码的分布式运算结...     

分布式结构的FIR滤波器的FPGA实现

本文将EDA技术引入"数字信号处理"课程实验教学,采用FPGA实现了一款基于分布式算法的4阶FIR滤波器;利用FPGA的ROM宏模块构建查找表,实现了分布式算法;利用QUARTUSⅡ软件完成分布式滤波器电路设计以及波形仿真。与传统的调用QUARTUS II软件中的参数化FIR宏模块实现方式相比,采用分布式算法实现FIR滤波器,不仅能大大节省FPGA资源开销,提高运算速度,而且有利于提升学生应用FPGA进行硬件设计与开发的能力。     

一种新型的高速FIR滤波器及其VLSI实现

本文提出了一种新型的高速滤波器结构,此结构的核心是一种独特的乘加单元.该乘加单元是通过对BOOTH型乘法器与高速加法器结构的深入研究而探索出来的.采用该乘加单元我们可以实现任何阶数高速FIR滤波器.在文章的最后我们采用该结构实现了视频编码器中的一个高速色度滤波器,并与采用传统结构设计的该滤波器进行了性能比较.     

FIR数字滤波器的设计与实现

在数字信号处理中,数字滤波器是一种被广泛使用的信号处理部件。分析了FIR(有限冲激响应)数字滤波器的结构特征,得到了满足系统要求的数字滤波器设计方法,结合实际工程所要求的数字滤波器指标,利用MATLAB对FIR数字滤波器进行了设计和仿真,并根据FIR数字滤波器输出的幅频特性和相频特性图对滤波器的参数进行调整,从而得到满足性能要求的最佳数字滤波器参数。采用DSP芯片实现所设计的FIR数字滤波器。     

数字FIR滤波器的设计与实现

数字滤波器是一种用来过滤时间离散信号的数字系统，通过对抽样数据进行数学处理来达到频域滤波的目的。根据其单位冲激响应函数的时域特性可分为两类：无限冲激响应（IIR）滤波器和有限冲激响应（FIR）滤波器。与IIR滤波器相比，FIR的实现是非递归的，它总是稳定的，更重要的是，FIR滤波器在满足幅频响应要求的同时，可以获得严格的线性相位特性。因此，它在高保真的信号处理，[第一段]     

A Low-Power Unified Arithmetic Unit for Programmable Handheld 3-D Graphics Systems

A low-power, area-efficient four-way 32-bit multifunction arithmetic unit has been developed for programmable shaders for handheld 3D graphics systems. It adopts the logarithmic number system (LNS) at the arithmetic core for the single-cycle throughput and the small-size low-power unification of various complicated arithmetic operations such as power, logarithm, trigonometric functions, vector-SIMD multiplication, division, square root and vector dot product. 24-region and 16-region piecewise linear logarithmic and antilogarithmic converters are proposed with 0.8% and 0.02% maximum conversion error, respectively. All the supported operations are implemented with less than 6.3% operation error and unified into a single arithmetic platform with maximum four-cycle latency and single-cycle throughput. A 93 K gate test chip is fabricated using one-poly five-metal 0.18-mum CMOS technology. It operates at 210 MHz with maximum power consumption of 15.3 mW at 1.8 V.     

基于ALU架构的面积优化FIR滤波器设计

提出了一种新颖的基于ALU架构的FIR数字滤波器,这种架构采用存储器和计数器实现FIR滤波器的卷积运算.当FIR滤波器的阶数增加时,该架构的逻辑单元基本不变,存储空间仅线性增加,而不像传统分布式架构的存储空间呈指数增加.因此,这种基于ALU架构的FIR数字滤波器的等效逻辑门数大幅减少.FPGA综合结果表明,当FIR滤波器的阶数大于64阶时,基于ALU架构的FIR滤波器比传统分布式架构的滤波器使用更少的等效逻辑门数.     

分布算术的并行计算技术研究

针对在FIR、DCT、FDWT等的实现中广泛应用的分布算术计算方法进行了深入的分析,对当前分布算术实现方法中存在的性能和实现代价等方面的缺点进行了归纳和总结.针对SIMD二维阵列计算结构这样的体系结构模型,对分布算术的计算并行性进行分析,寻找出分布算术计算中所隐含的计算并行性,从而使得能够应用于二维SIMD阵列来进行高效的计算.