基于SATA的嵌入式直接存储系统

研究嵌入式高速存储系统的应用问题,分析传统数据存储系统存在的不足,提出一种基于SATA的嵌入式直接存储系统设计方法。该方法参照完整实现SATA物理层和链路层协议,根据嵌入式存储需求组合SATA传输层和应用层协议建立DMA控制模块,在现场可编程门阵列中构建符合SATA标准的存储通道。SATA存储通道实现数据到SATA存储设备的直接存储,通过扩展SATA存储通道实现存储系统带宽及容量的扩展。实验结果表明,该方法能解决带宽瓶颈和通用性问题,达到良好的存储效果。     

FPGA的eMMC嵌入式阵列存储系统设计

本文实现了一种嵌入式阵列存储系统,以具有体积优势、性能优势以及价格优势的eM M C嵌入式多媒体卡为存储介质,基于FPGA使用硬件逻辑实现读写控制器,并给出软件仿真以及硬件测试结果。同时控制8片存储芯片扩展容量,在速度提高方面使用了GTX高速收发器。和单片存储系统对比,本设计系统具有海量存储、高速读写等特点。     

高速信号采集存储及传输系统的设计与实现

为解决高速数据采集系统中的数据缓存和传输速度瓶颈,设计并实现了一种基于光纤通道协议和DDR2 SODIMM存储的高速数据传输、存储系统。利用Stratix Ⅳ GX系列FPGA和QuartusⅡ中自带的DDR2 IP核以及高速收发器IP核,实现了PCI9056的本地接口、DDR2控制器、光纤通道协议和高速串行数据的转换发送,最终实现了数据的高速存储和传输。     

基于高速嵌入式系统的信号完整性分析

提高信号完整性、减小串扰和反射是高速电路系统设计能否成功的关键.本文基于以ARM1176JZF-S S3C6410为核处理器的嵌入式开发系统,对高速电路进行了研究.通过信号完整性仿真分析,解决了DDR SDRAM差分时钟信号的反射问题和视频输出信号的串扰问题.     

基于FPGA的小尺寸嵌入式高速存储系统设计

本文设计了基于FPGA和SATA SSD的小尺寸嵌入式存储系统,通过多路高速接口接收数据,采用DDR缓存、DMA仲裁传输和文件管理等技术,利用MicroBlaze软核实现系统运行和读写控制.测试结果表明,该系统体积小巧、功耗较低、使用灵活,可以实现高速数据稳定可靠存储.     

多缓冲区技术在DSP语音存储系统中的应用

DSP实时语音存储系统,将数据存储到USB移动存储设备的过程中,存在存储速率快慢不均的现象。采用常用的双缓冲区模式的存储方法,会存在样点丢失的问题。针对上述问题设计一种多缓冲区模式的存储方法。该方法应用于USB实时语音采集、存储系统中,解决了样点丢失的问题,保证了存储数据的准确性和完整性。多缓冲区模式的存储方法对其它高速实时数据采集、存储系统具有借鉴作用。     

对象存储控制器的硬件设计与仿真

对象存储控制器是对象存储系统的核心之一。结合对象存储的特性,本文设计了基于交换式架构的对象存储控制器,重点探讨了其时钟电路以保证控制器正常工作。硬件实现时综合考虑了高速电路的传输线效应和信号完整性问题,并探讨了通过仿真保证电路正确性的方法。     

DDR SDRAM在高速数据采集系统中的应用与设计

本文针对高速数据采集系统中数据存储容量的瓶颈，提出了一种基于DDR SDRAM的采样存储架构。文中详细阐述了DDR存储控制状态机的设计原理、方法，以及在采集系统中存储控制的时序设计，并绐出了设计仿真及实验结果。     

基于FPGA的大容量数据高速采集系统的设计

介绍了一种基于DDR2 SDRAM与USB 2.0接口的大容量数据高速采集系统,该系统以FPGA为控制核心;利用FPGA的内部模块化的编程、DDR2 SDRAM的大容量存储以及USB 2.0接口的高速传输能力实现了数据的高速采集、大容量存储和传输;该系统支持热插拨和即插即用,使用方便;实验结果表明该系统可以实时高速的进行数据采集、存储和传输,最高传输速率可达20 MByte/s;在信号的高速采集领域有着很高的应用价值。     

嵌入式3G无线视频监控系统硬件设计与信号完整性仿真

提出了一种基于DaVinci平台的嵌入式3G无线视频监控系统的解决方案。该方案充分利用WCDMA网络的高带宽,可进行两路视频的同步监控。对系统的硬件设计进行了深入的探讨,设计了各个功能模块。应用Hyperlynx软件与IBIS模型对硬件PCB设计进行了仿真分析,有效地解决了系统DDR2接口电路中出现的反射、串扰等信号完整性（SI）方面的问题,充分保证了高速PCB设计的质量和速度。相比传统的有线视频监控,该方案更加灵活,使用范围更加广泛。     

DDR4电路设计及布局布线分析

随着嵌入式应用的性能需求越来越高,DDR的应用越来越广泛。新一代DDR的速率越来越高,电路设计过程中需要考虑的因素也越来越多,信号完整性设计变得越来越重要。且DDR的Debug过程非常繁琐,信号测试变得越来越困难,越来越不准确,而且很难验证。从DDR4实际布局布线出发,介绍了DDR4布局布线方面的部分关键点及注意事项。     

DDR2 SDRAM控制器在机载显控系统中的应用

飞机座舱显示系统是航电电子系统的重要组成部分,随着显示器和显示控制系统的高度集成,传统的SDRAM和DDRSDRAM已经无法满足显示所需的大容量存储空间和高速率的读写。本文提出一种基于FPGA的DDR2 SDRAM的设计方法,在速率、存储量和带宽等方面满足了机舱显示系统的要求,同时该设计在模块化的基础上解决了DDR2 SDRAM控制器所面临的读写时序复杂、参数繁多等问题,可移植性比较强。     

高速数字系统中信号完整性和传输延时分析

在高速数字系统设计中，信号完整性(SI)问题以及互连延迟引起的时序问题至关重要。详细分析推导了高速数字系统中各信号的信号完整性和传输延时约束关系，通过一个实例，给出了如何应用约束条件的具体方法。     

DM6467与DDR2之间的PCB布线及信号完整性分析

在以DM6467为核心芯片的视频处理系统的PCB制作中,DM6467与DDR2之间的PCB布线及其信号完整性分析占据了重要地位,决定了整个系统成功与否.由于DM6467和DDR2部具有相当高的工作频率,所以他们之间的走线必须满足高速PCB布线规则,还要结合实际系统中的层叠、阻抗等,采取特殊布线方法.对于系统中的端接、串...     

基于DDR3 SDRAM的高速大容量数据缓存设计

为了满足对高清非压缩视频数据的实时采集要求,解决常用数据缓存因容量小、数据读写速率低等缺点带来的数据丢失问题,提出了一种基于DDR3 SDRAM的高速大容量数据缓存的设计方法;该方法采用了不同时域数据处理技术、高速数据存储技术以及总线优先级仲裁技术,实现了数据速率高达400 Mbytes/s的实时数据的高速缓存;实践证明,该数据缓存可应用于高清非压缩视频数据的实时采集系统中。     

基于动态目标阻抗的DDR3电源完整性仿真

DDR3存储器已经成为目前服务器和计算机系统的主流应用,虽然DDR3采用双参考电压、片上校准引擎、动态ODT、fly by拓扑以及write leveling等技术在一定程度上提高了信号完整性,但高数据率DDR3的设计实现仍然比较困难。由于DDR3总线属于高速并行总线,同步开关噪声与电源本身的噪声耦合在一起,共同影响数据信号的质量。考虑到芯片实际工作电流并非恒定不变,而是一种动态变化的频率相关源,提出了一种新的基于目标阻抗与动态目标阻抗的混合仿真与设计流程,在前仿真阶段采用恒定目标阻抗,在后仿真阶段采用动态目标阻抗为设计目标,仿真结果证实了该方法的有效性,实现了设计优化速度与精度的权衡折衷。     

DDR3时序分析与设计

DDR3存储器已经成为目前服务器和计算机系统的主流应用,虽然DDR3采用双参考电压片上校准引擎、动态ODT、fly-by拓扑以及write-leveling等技术在一定程度上提高了信号完整性,但其时序的分析与设计实现仍然比较困难。针对某自研处理器及服务器主板设计,简要介绍了DDR3源同步信号传输的基本原理,使用时域信号仿真工具,量化分析了DDR3系统通道中影响时序的主要因素,并对DDR3的写操作时序进行了分析与裕量计算。仿真结果表明,信号占空比失真程度随着信号ODT值的改变和同时开关的I/O数目增加加剧了3%～5%,而串扰引入的时序偏斜可达218ps。     

总线数据宽度可配置DDR传输的FPGA设计与实现

随着FPGA开发规模和内部集成度的不断提升,FPGA通常需要控制多个外部芯片,导致FPGA的管脚资源在设计中变得越来越宝贵,文章给出了一种利用总线数据DDR传输的设计方式来减少管脚的使用,提出了一种总线宽度可配置的通用实现模块思想,并给出了详细的实现以及高速DDR设计中应该考虑的问题。     

基于XPLD的便携式数字显微镜设计

分析了目前市面上常见的数字显微镜设计方案的利弊,提出在嵌入式平台上设计数字显微镜具有成本和性能优势。详细阐述了利用XPLD芯片配合大容量的DDR SDRAM实现数字显微镜的方案。具体分析了设计中通过定制DDR控制器解决大容量存储器和建立随机存储缓冲区的方法。