同步脉冲触发比较器消除误差

大家知道,精密Ａ／Ｄ转换需要脉冲触发比较器。右图ａ为与时钟信号同步的脉冲触发比较器。这个同步比较器可消除输入信号经过上、下限阈值时,因无同步时钟脉冲引起的（竞争）失误。当输入信号上升到上限阈值以上时,比较器ＩＣ１Ａ负跳变使ＩＣ２Ａ置高电平输出,当输入信号下降到下限阈值以下时,比较器ＩＣ１Ｂ产生负跳变,使ＩＣ２Ａ清零置低电平输出（见图ｂ）。ＩＣ２Ｂ为时钟同步Ｄ触发器,其特点是输出比输入延迟一个时钟周期。显然,为了能使比较器稳定可靠地工作,同步时钟信号频率必须比输入信号频率适当地高一些。同步脉冲触发…     

以两片集成电路为主的晶闸管移相触发电路

图1所示的晶闸管移相触发电路主要使用四比较器LM339和双单稳态触发器74LS123各一片,输出为脉冲串(见图2所示的Y_3波形),适于触发带有阻性或感性负载的晶闸管。脉冲串的起始时刻由W_2调节,结束时刻由W_1调节。 IG_1、IC_2和IC_3是LM339的3个比较器。IC_1构成方波发生器,产生周期为 50μs、占空比为50％的方波。IC_3用于产生同步信号,输出周期为10ms的方波,方波的下降沿触发单稳态触发器,同时还作为微机的中断申请信号。IC_3的作用相当于一个缓冲     

手把手教你学CPLD、FPGA设计(十三) 触发器的设计实验

<正> 前面介绍的组合逻辑电路,其任意时刻产生的输出仅与当时的输入有关,它没有记忆功能。而触发器是一种具有记忆功能的电路,在任意时刻产生的输出不仅与当时的输入有关,而且还与过去的输入有关。1.RS触发器1).RS触发器简介图1为RS触发器电路框图,输入端为R、S、CLK,输出端为Q、QB,其中时钟CLK为输入门控信号,只有CLK信号到来时,输入信号R、S才能进入触发器。依CLK信号的触发方式不同,RS触发器可分为上升沿触发和下降沿触发两种。图1为上升沿触发的RS触发器。RS触发器真值表如表1所示。     

JC型转矩转速传感器输出信号的处理方法

为从JC型传感器获得较准确的转矩转速信号,根据其工作原理寻找合理的信号处理方法,获得电信号和转矩转速信号的转换。采用PIC18F458单片机,通过对传感器输出两路正弦电信号进行放大、滤波及整形处理后并获得两个同频信号的方波,应用RS触发电路将两路正弦信号的相位差变为触发器输出脉冲的宽度。通过脉冲计数法测量方波信号的频率获得转速,利用等精度法检测RS触发器的输出脉冲宽度求取转矩,同时运用滑动平均提高信号的准确性和稳定性。实验结果表明,该方法可有效地测量转矩转速信号,且在电动汽车和机械动力装置仪器中具有实用价值。     

μPC1031H集成电路的工作原理

μPC1031H集成电路,包含从同步、振荡到输出的全部线路,性能可靠稳定,外围电路很简单,可适用于12～17英寸的黑白电视机及6～9英寸的彩色电视机中的帧扫描电路.(一)概述及特点μPC1031H的内部结构方框图见图1.⑤、⑥脚上接入电阻、电容产生自激振荡,场同步信号亦从⑤脚注入.由振荡级产生的脉冲信号经过放大到④脚,在④脚上外接阻容充放电回路,产生所需要的锯齿波.这锯齿波送到⑦脚再放大,由①脚输出,①脚上外接偏转线圈,得到帧扫描所要求的偏转电流.     

提供对称输出的奇数分频器

在同步系统中,经常遇到对同步时钟奇数分频和对称输出(即50%占空比)的问题.用J-K触发器构成的分频电路只能产生如图(b)中A点波形,该波形在输出信号一个周期内高     

一种用于ESD保护的SCR触发电路

介绍一种检测ESD电压并输出触发或关断信号的电路结构。通过对ESD脉冲的上升沿进行分辨,然后输出触发信号从而触发SCR钳位器件对内部电路进行保护,并在ESD脉冲结束时对脉冲下降沿进行检测,从而输出关断信号关断SCR钳位器件,防止闩锁效应的发生。仿真结果显示,该电路能较好地检测ESD脉冲的上升沿或下降沿而输出不同的信号,从而能降低SCR钳位器件的触发电压,并防止闩锁效应。     

一种新型低抖动快速锁定时钟稳定电路

介绍了一种新型低抖动快速锁定时钟稳定电路.该电路通过检测输入时钟信号的上升沿,产生一个尖峰脉冲和一个精确延迟半个周期的尖峰脉冲,共同组成一个稳定的低抖动时钟.该电路采用0.35 μm标准CMOS工艺库,在Cadence环境下进行仿真,在100 MHz输入时钟频率下,输出时钟抖动为56 fs,电路的功耗仅有35 mW.     

无源核子料位计脉冲信号采集与时频域特征分析

通过示波器的远程功能,对无源核子料位计探头输出的负脉冲信号进行了采集。在时域内,对脉冲信号的下降沿时间、上升沿时间、下降沿电压变化率、上升沿电压变化率等指标进行了分析。结果表明,对于不同幅度的脉冲信号,上升沿时间和下降沿时间的离散性较小,上升沿和下降沿的电压变化率基本与脉冲幅度成正比,后续电路的压摆率指标要足够大,以不失真地响应这种变化。在频域内,对脉冲信号周期性延展后进行了快速离散傅里叶变换得到了其频谱。结果表明,脉冲信号的最高频率分量为1.296 MHz左右,后续处理电路的带宽要至少大于此频率值。为了对频域分析的结果进行验证,使用频谱数据对信号进行了重构,得到的近似波形与实测波形具有很好的吻合度。     

脉冲技术(二)

二、脉冲的波形变换(一)微分与积分电路用线性组件所组成的电路,将某一波形的脉冲变换成另一种波形的脉冲称为线性变换.如果所用的电路中含有非线性组件(如电子管)则称为非线性变换.脉冲技术中最常见的线性变换电路是微分电路和积分电路.对微分电路来说输出电压u_2是输入电压u_1的微分,其关系可表示为:     

可靠的防抖动电路

可靠的防抖动电路田凌生（山东省科学院自动化研究所，济南，２５００１４）图１示出了常见的用Ｄ触发器消除方波上升沿和下降沿有抖动的电路及其工作波形。电路中第一个Ｄ触发器和倒相门Ｇ、电容器Ｃ、电阻器Ｒ构成单稳延时器，只要它的延迟时间大于抖动的持续时间，则其...     

实用高频方波发生器

在一些由逻辑电路组成的高速测试仪器中,作为时钟的高频脉冲发生器,对波形的上升沿和下降的时间要求很严,通常要求小于10毫微秒,但一般分立元件和由门电路组成的高频脉冲发生器,难以达到这个指标.这里介绍用高速电压比较器FBC01型所组成的高频脉冲方波发生器.此电路简单、工作频率稳定、     

用555计时器触发相位控制

正555是一个单稳态触发器,输入一个低点位脉冲,则输出某一宽度的高电位方波脉冲,其方波脉冲宽度与R3C2有如下关系231.1 CRtp=12V稳压管上端的波形(即555输入端2的波形)如下:一旦555输出端有方波输出,晶闸管的触发极就通过晶体管G2接地,而不导通。方波消失后,触发极为高电位,晶闸管就处于导通状态。     

微脉冲激光雷达A/D卡同步触发的设计与实现

在微脉冲激光雷达对能见度的测量系统中，常采用光子计数和模／数(A／D)转换两种处理方法进行对比测量，但微脉冲激光器没有Q开关，不能输出与激光脉冲同步的信号，来触发A／D卡采集大气会波信号．本文以高频管和高速单稳触发电路解决了该问题，使整形后的TTL信号的触发沿(上升沿)与激光脉冲的延时相盖50ns，可将测量系统的盲区控制在10m以内．     

一种高速高精度时钟占空比稳定电路

设计了一种高速高精度的时钟占空比稳定电路。采用全差分连续时间积分器将时钟占空比量化为电压信号,积分器对占空比偏差的累积效应可使电路达到很高的调整精度。采用跨导运算放大器将电压信号转换为电流信号,并加载到输入时钟缓冲器上,改变其输出时钟的直流电平,从而调整输出时钟的占空比,避免了调整输出时钟上升/下降沿带来的较大抖动。采用TSMC 0.18 μm CMOS工艺进行设计,电源电压为2 V。当输入差分时钟频率为1.6 GHz时,可以将占空比范围为20%~80%的输入时钟信号的占空比均调节至(50±0.5)%,且输出时钟抖动小于159.398 fs,适用于超高速的信号处理系统。     

基于PLD的纳秒级脉冲发生器

利用复杂可编程逻辑器件(PLD)集成度高、可靠性强及工作速度快的优点,设计了一种纳秒脉冲信号发生器,该发生器可以控制脉冲的输出和实现多路脉冲宽度输出。详细叙述了该发生器的工作原理和具体硬件设计,利用ISE 6.0 MoldeSim 5.7SE软件进行波形仿真,制作硬件电路版和并通过验证。设计采用了100 MHz的时钟,得到各种不同宽度的脉冲输出,最小脉冲宽度为19.8 ns,上升沿为9.7 ns。     

一种单锁存器CMOS三值D型边沿触发器设计

提出了一种只使用单个锁存器的CMOS三值D型边沿触发器设计.该电路是通过时钟信号的上升沿后产生的窄脉冲使锁存器瞬时导通完成取样求值.所提出的电路较之以往设计具有更为简单的结构,三值双轨输出时仅需24个MOS管.计算机模拟结果验证了所提出的触发器具有正确的逻辑功能、良好的瞬态特性和更低的功耗.此外,该设计结构极易推广至基值更高的多值边沿触发器的设计.     

低功耗三值双边沿触发器设计

提出了几种分别采用两个锁存器和单个锁存器的三值双边沿触发器设计方案，这些方案包括动态、半静态和静态结构。双锁存器三值双边沿触发器是通过将两个透明的三值闩锁并列构成的。单个锁存器的三值双边沿触发器设计是通过时钟信号的上升沿及下降沿后分别产生的窄脉冲使锁存器瞬时导通完成取样求值。三值双边沿触发器具有对时钟信号的两个跳变均敏感的特点，因此可以抑制时钟信号的冗余跳变。较之三值单边沿触发器，在保持相同数据吞吐量的条件下，采用三值双边沿触发器可使时钟信号的频率减半，从而降低系统功耗。最后给出了采用0．25μm CMOS工艺参数的HSPICE模拟结果及其功耗比较。     

你的时钟,我的布线

在数字电路设计中,时钟信号是一种在高态与低态之间振荡的信号,决定着电路的性能。在应用中,逻辑可能在上升沿、下降沿触发,或同时在上升沿和下降沿触发。由于溢出给定时钟域的案例极多,故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有布线工程师必须满足的延迟、歪曲率、最小功率及信号完整性要求。当电路从前工序设计人员转移到后工序布线工程师时,可以认为时     

利用监测器复位信号捕捉电路来排除嵌入系统的故障

这是一种简单而廉价的电路,采用一只4013 CMOS触发器和几只无源器件,便可用来确定随机复位是由于电路板迭层烧坏还是监测器复位电路的信号所引起的。我们还可使用这种电路,像访问内存或访问I/O一样,来“捕捉”和保持其它逻辑电平的触发边缘。图1中的4013时钟输入(引脚3)信号逻辑电平的上升沿,将给触发器提供定时信号。因为该电路能保持数据