基于三变量通用阈值逻辑门的OC展开函数查表设计

阈值函数和阈值逻辑门具有众多独特的优点,但基于阈值逻辑门的逻辑综合却较为复杂.除逻辑函数在与-或-非系统中的最小项展开以及在与-异或系统中的RM展开外,在或-同或系统中的OC展开是另一常用的规范展开.在介绍了逻辑函数OC展开及分类基础上,讨论了通用阈值逻辑门的设计方法.给出了基于逻辑函数OC展开的三变量函数P分类表、接线顺序表以及P分类代表函数的接线方案表.对于以OC展开式表示的任意三变量逻辑函数,提出了基于三变量通用阈值逻辑门的查表设计方法,并给出了若干设计实例.通过设计实例证明了此方法具有直观、简单等优点.     

计算布尔差分与布尔偏导数的表格方法

为了简化Reed-Muller型逻辑函数的布尔差分与布尔偏导数的计算过程，提出了一种基于表格的新方法. 该方法通过用表格列出Reed-Muller型逻辑函数的1值积项，并对1值积项中相应的位取1到0的变换产生新项来计算一阶布尔差分. 二阶布尔差分通过两次变换产生新积项，并删除相同积项来得到. 一阶布尔偏导数作为一阶布尔差分，二阶布尔偏导数通过对积项中相应位作两次连续的1到0的变换来得到. 该方法用表格模拟了计算布尔差分与布尔偏导数的过程. 应用结果表明，与图形方法相比较，该方法不需要画图，操作简便，可适合求解多变量逻辑函数以及计算机编程.     

任意极性或-符合型易测性网络及测试集

为提高数字电路的可测性,提出了一种可实现任意逻辑函数的任意极性或-符合型易测性网络,并给出了测试网络中所有单固定故障的通用测试集.该网络基于逻辑函数的混合极性及同或积的或-符合表示,其同或部分分别采用了串联和树形结构.为提高可测性,用同或串的网络结构只需增加2个控制端及1个观察端,用同或树的网络结构只需增加4个控制端及1个观察端.对于一个n变量的逻辑函数,2种结构下通用测试集的基数分别为n+7和n+10.这种短的通用测试集非常适合用内建自测试实现,从而有效地缩短了测试时间.     

基于Reed-Muller模式的组合电路故障定位方法

针对组合电路的测试生成算法种类繁多,但对所检测到的故障进行定位的方法却很少的问题,阐明了一种基于Reed-Muller模式的组合电路的故障定位方法.该方法在减少测试开销的同时,不但可以方便检测出电路中的单固定型故障,且可以对故障进行定位.此方法还可应用于其他相关电路的可测性设计中.     

正规式布尔函数NPN等价匹配算法

通过对香农分解代数余子式的运算研究,发现了对称变量和独立变量在NP等价变换中的6个属性,充分利用变量的对称性和独立性NP变换后的不变性、独立变量相位不确定性、在NP匹配中独立变量识别其他变量和其他变量识别独立变量的不可用性,提出了一种基于正规式的布尔函数NPN等价匹配算法。通过对大量MCNC标准电路库中电路和随机生成电路的7-22变量布尔函数的匹配实验,在两个实验电路集上本文算法与基于高阶通用特征匹配算法相比,匹配过程中的搜索空间平均减少了58.8%、布尔匹配的速度提高了45.6%,能够为电路优化和电路映射提供更加快速和有效的布尔匹配。     

基于D算法的组合电路单故障检测的代数方法

本文在分析Ｄ算法的基础上，提出了基于Ｄ算法的组合电路单故障检测的代数方法，该方法具有思路清晰，操作简单及易于撑握等优点。     

逻辑函数FGOC展开的最小化技术

为了减少已有图形法的最小化算法的计算量，提出了新的逻辑函数在固定极性下的或-符合（FGOC）展开最小化算法.引入了逻辑函数FGOC展开的矩阵,分析了单变量与二变量逻辑函数的FGOC展开及其矩阵.基于符合运算的性质,推导出此矩阵的递推律.推广至任意多变量逻辑函数，可以得到全部FGOC的展开矩阵.并提出了FGOC展开最小化方法.通过分析逻辑函数的FGOC展开过程，研究了变量数与符合算法的运算次数的规律.结果表明，与图形法的FGOC展开最小化方法相比较, 随着变量数的增加，符合运算次数大幅度减少.该方法适合于计算机编程实现，并能快速获得计算结果.     

基于阈值逻辑门的任意布尔函数综合

阈值逻辑门具有很强的逻辑功能及独特的优点,用阈值逻辑门实现数字逻辑函数也一直受到关注.该文在研究阈值逻辑门性质的基础上,提出了一种基于阈值逻辑门的任意布尔函数综合的新算法.该算法引入了神经网络的学习法则和化简规则,不但具有简单规范的特点,同时降低了实现数字逻辑函数的复杂性.体现了基于阈值逻辑门综合布尔函数的有效性和优越性.     

组合电路的主值、主值故障及其测试生成

对组合电路连线上的信号值提出用主值Z和辅值F表示,并提出用主值故障和辅值故障表示组合电路中的固定型故障模型.文中阐述了对主值故障进行测试生成的原理方法.该方法使各类基本门电路具有统一形式的功能描述,适用于由多种类型基本门电路构成的组合电路.     

Mod 2n加法和减法的代数正规型

文献[1]给出了从n元布尔函数f的代数正规型得到f（X＋Y mod 2^n）和f（X＊Y mod 2^n）的公式,其中Y是常数。基于mod 2^n加法进位比特的性质,给出了求X＋Y mod 2^n或X-Y mod2^n的n个分量函数的代数正规型的方法。其总的计算复杂度分别为O（2^n）（或O（3n））。远远低于经典的用真值表计算布尔函数代数正规型的算法[2]。使用文献[2]的算法仅得到X＋Ymod 2^n（或X-Y mod 2^n）最高位的计算复杂度就达O（2^n＊22 n）。     

逻辑表达式图的实现及其在集成电路故障 可测性中的应用

数字电路的可靠性有着至关重要的影响,测试是其重要保证,测试向量的自动生成(ATPG)在数字电路的测试中占有重要地位;逻辑表达式图(Boolean Expression Diagrams,BED)是用于逻辑函数与逻辑电路表达与运算一种数据结构,能够将逻辑电路在线性空间复杂度内表达,是二元判决图(Binary Decision Diagrams, BDD)在概念上的推广且保留着BDD的许多有用的性质。讨论了BED的性质与实现方法,并将BED用于逻辑电路呆滞型故障测试向量的自动生成中,基于BED的测试算法直接将原电路与故障电路做异或运算后用BED表达再化简或判断其可满足性,算法能充分使用逻辑代数的化简规则和利用电路与故障电路的相似性。实验结果表明,基于BED的测试方法具有较低的复杂度。     

基于模块化技术的最佳ULG.2的QCA电路设计

为了减少纳米器件量子细胞自动机(QCA)电路的线交叉数和电路综合时采用的门电路类型,在介绍QCA细胞结构、逻辑器件、模块化设计技术以及最佳通用逻辑门ULG.2的基础上,提出基于模块化技术的最佳通用逻辑门ULG.2的QCA电路实现方案.利用最佳QCA通用逻辑门ULG.2设计了全加/减器、全比较器和4选1数据选择器.所设计的QCA电路均用QCADesigner软件进行模拟,结果表明：该电路不仅具有正确的逻辑功能,而且某些性能得到了很大的改善.特别地对于4选1数据选择器,与已有的多数门和反相器直接设计的电路相比,细胞数、QCA线交叉数分别减少了31.8%和62.5%.     

Boolean process

Boolean algebra successfully describes the logical behavior of a digital circuit, and has been widely used in electronic circuit design and test With the development of high speed VLSIs it is a drawback for Boolean algebra to be unable to describe circuit timing behavior. Therefore a Boolean process is defined as a family of Boolean van ables relevant to the time parameter t. A real-valued sample of a Boolean process is a waveform. Waveform functions can be manipulated formally by using mathematical tools. The distance, difference and limit of a waveform polynomial are defined, and a sufficient and necessary condition of the limit existence is presented. Based on this, the concept of sensitization is redefined precisely to demonstrate the potential and wide application possibility The new definition is very different from the traditional one, and has an impact on determining the sensitizable paths with maximum or minimum length, and false paths, and then designing and testing high performance circuits     

粗集的一种刻划方法

利用拓扑布尔代数对粗集的逻辑性质进行研究,得到了一个在上下关联条件下关于有限拓扑布尔代数的表示定理,该定理类似于布尔代数中Stone表示定理。定义了闭包拓扑布尔代数概念,给出了它的表示定理,两个定理从逻辑上全面地刻划了粗集中的上下近似运算的逻辑性质。     

一种检测电路中关键路径的新算法

伪路径的存在严重影响了对大规模集成电路的定时分析．为了克服该问题,文中给出一种基于SAT和GRASP求解算法的识别伪路径的方法,在此基础上引入动态期望值的手段得到一种检测组合电路中的关键路径的快速方法．实验证明,该方法可以在微机环境下对一些大规模的基准电路实现对关键路径的快速检测．对规模为几千个逻辑门的基准电路,该算法可以在半分钟内得到电路的关键路径,而且可以将关键路径时延减小,为确定精确的电路时延提供了依据。     

应用于多值逻辑的双传输管逻辑网络综合

为实现静态电压型多值逻辑电路, 提出了一种采用双传管逻辑(DPL)结构的设计方案及综合方法. 在该设计方案中,文字运算电路也是采用普通MOS管来实现, 而无需对阈值作任何的调整. 通过建立描述双传输管开关状态与信号之间相互作用关系的传输运算表示式,实现了对电路的有效综合. 对三值单变量函数电路、三值与/与非门、或/或非门、三值模3乘法器和三值T门的设计结果,验证了所提出方法的有效性. 在此基础上总结出了采用DPL设计三值电路的反演法则和对偶法则，使用这些法则可在不改变电路结构的基础上方便地得到相应的补函数和对偶函数电路, 从而增强电路的功能. 所提出的设计方法和法则可用于对三值复杂函数的综合.     

Switching circuits based on comparison operations and multiple-β transistor

By using comparison operations, three basic operations, AND, OR and NOT, in Boolean algebra are re-defined Based on the characteristic that the voltage signals are easy to implement comparison operation, various logic functions realized by connecting emitters of the bipolar transistor are analyzed. Furthermore, a novel multiple-β transistor and the linear AND-OR gate, which is composed of the transistor, are investigated. Super high-speed characteristic and multiple-cascade capability of the linear AND-OR gate are verified by PSPICE simulation. Based on the analysis of high-speed switch, which is compatible with the linear AND-OR gate, a high-speed inverter is proposed, which is composed of multiple-β transistors. The corresponding flip-flop design is also given. Finally, the criterion for using linear AND-OR gate to design high-speed switching circuits are presented. Some combinational and sequential circuits are designed as the practical examples. Discussion indicates that the switching circuits bas