基于FPGA椭圆曲线密码体制的研究

对基于FPGA椭圆曲线密码体制的实现进行全面研究，在Xilinx的FPGA上实现了二元有限域和椭圆曲线点运算的所有算法。将模乘算法、模逆算法、曲线点加算法、曲线点减算法、点乘算法、EC-Elgamal加密／解密方案、总线命令控制等在FPGA上完成仿真、综合和板级验证，并设计出具有PCI局部总线传输功能的加密／解密适配卡。研究中提出了新的基于正规基和正则基的比特串行模乘算法实现方案。     

OCTEON处理器上实现国密SM2算法整体优化方案研究

SM2椭圆曲线公钥密码算法的核心运算是椭圆曲线上点乘算法,因此高效实现SM2算法的关键在于优化点乘算法。对椭圆曲线的点乘算法提出从底层到高层逐层优化的整体方案。上层算法使用带预计算的modified-w NAF算法计算点乘,中间层使用a=-3的Jacobian投影坐标系计算点加和倍点,底层基于OCTEON平台的大数乘加指令使用汇编程序实现模乘算法。最终在OCTEON CN6645处理器上实现该算法,实验结果表明:SM2数字签名速度提高了约540%,验证提高了约72%,加密提高了169%,解密提高了61%。     

基于椭圆曲线加密机制的数字签名

介绍基于椭圆曲线的有关数据加密/解密算法,讨论椭圃曲线的有关教学知识.并导出椭圆曲线上点的代数意义.分析椭圆曲线的密码体制、数据加密/解密的实现过程.讨论数字签名方案.     

基于ECC的身份认证系统的设计与实现

本文从应用系统的安全性和高效性的要求出发,阐述了椭圆曲线密码体制的基本原理及其优点,设计了一个基于大素数域Fp椭圆曲线的身份认证系统,并对该系统进行了安全性分析。在椭圆曲线加密模块的实现中,大素数域中的模逆运算和椭圆曲线上的点乘运算经常是算法实现的瓶颈,本文采用模逆运算和点乘运算的改进算法来提高程序的运行效率。     

GF(2~m)域椭圆曲线点乘算法安全FPGA设计与实现

点乘算法是椭圆曲线密码体制中决定速度和硬件资源的关键部分。在深入分析混合结构乘法器并在FPGA上实现经典椭圆曲线点乘算法基础上,设计与实现了一种基于NAF编码混合结构乘法器思想的椭圆曲线点乘算法。对实现的点乘算法进行仿真测试和性能评估表明,新设计实现的基于混合结构乘法器的点乘算法在计算速度和资源使用上具有明显优势。     

基于椭圆曲线密码算法的混沌加密芯片密钥交换研究

本文采用基于混沌算法的FPGA加密芯片对信息加密,采用椭圆曲线密码算法对混沌算法的初始密钥加密传输,实现混沌加密芯片初始密钥的安全交换.其中重点对椭圆曲线加密的点乘算法和底层有限域乘法进行了改进,从而加快了系统实现的速度.最后对改进后的椭圆曲线加密系统进行了实验仿真,结果证明该系统能实现混沌初始密钥的安全交换.     

正规基中模乘算法的FPGA实现方法研究

给出了GF(2m)上椭圆曲线密码系统中最佳正规基表示的模乘运算优化算法,提出了该算法的FPGA实现方案,并详细分析了实现该算法的有限状态机模型。结合Xilinx的FPGA器件,用VerilogHDL编写了实现该有限状态机的代码,在ISE和ModelSim开发工具中通过仿真、综合。试验表明,该文实现的模乘方案较其他实现方案具有较高的速度,并在EC-Elgamal密码体系中得到较好的应用。     

基于身份加密体系IBE的软件实现

在可实现的基于身份加密体系IBE(Identity-Based Encryption)中,椭圆曲线上的双线性对可用于IBE加解密算法的构造。目前尚无关于IBE加密体系软件实现中Tate对的计算及化简的研究。针对这一事实,提出一种基于软件实现的IBE体系架构。从算法层次深入研究了BF-IBE加密方案的加解密流程以及椭圆曲线上双线性对Tate对的计算方法,完成了BF-IBE中Tate对的化简,在Windows VC++6.0软件环境下实现了IBE加解密运算。     

并行设计的高性能随机椭圆曲线加密协处理器

为加速椭圆曲线加密的运算,本文提出了一种新的并行设计的椭圆曲线加密处理器结构。该处理器采用的模运算单元的特点是含有两个模乘、一个模加和一个模平方模块。两个模乘可以并行运算,而且在模乘运算的同时可并行完成模加或模平方的运算。Xilinx公司的VirtexE XCV2600 FPGA硬件实现结果表明,完成有限域GF(2163)上任意椭圆曲线上的一次标量乘的全部运算只需3064个时钟,时间消耗为31.17μs,资源消耗为3994个寄存器和15527个查找表,适合高性能椭圆曲线加密应用的要求。     

Radix-8 Booth译码Montgomery模乘的RSA算法的设计和硬件实现

提出一种使用Radix-8 Booth译码的Montgomery模乘算法,进一步减少了模乘的中间乘积项个数,提高了模乘的速度.并给出基于该模乘算法的1024位RSA加密硬件的实现方案,其加密速度可达到采用普通Montgomery模乘的RSA加密方案的2倍.在设计方法上使用基于系统级算法的快速设计流程,在系统级设计阶段确定模乘和RSA整体算法的实现方案,并对其评估及优化,缩短了RTL阶段的设计时间,加快了设计思想到硬件实现的转化.实现方案在自行设计的FPGA开发板上通过验证,并进一步转换为ASIC设计综合.     

一种椭圆曲线算法核心运算VLSI实现

根据P元域中的椭圆曲线签名算法，时点乘和模乘计算，提出了一种新的控制流程和结构。并在此基础上进行了VLSI实现。经过时该设计的ASIC综合和仿真，并在FPCA上验证通过，与其他设计相比，具有计算速度快，芯片成本低的优点。     

GF(2~n)域上基于ONB的ECC芯片设计与实现

分析了GF(2~n)域上的椭圆曲线的运算法则,提出了一种串-并行结构的基于优化正规基(ONB)的高速有限域运算单元,比较了域划分D对芯片实现速度和硬件资源占用的影响,完成了域GF(2191)上基于ONB的ECC芯片快速实现。FPGA验证表明,GF(2191)域上一次点加运算需要183个时钟,一次点倍运算需要175个时钟,完成一次求乘法逆运算的总时钟数为133。在50MHz时钟下,完整的点乘运算速度平均为981次/s。     

面向RFID应用的GF(2~m)域上ECC点乘运算的轻量化改进研究

针对RFID等资源受限的特殊应用,选取安全性能较高的椭圆曲线算法进行轻量化改进研究,对其核心部分点乘运算中的模乘、模逆算法进行了改进,采用整体串行、部分并行的方式对算法执行结构进行了重新设计。经在FPGA上仿真验证,对比其他方案,改进后的算法在芯片占用面积和执行速度上有明显的综合优势,适用于RFID等资源受限的应用场合。     

域椭圆曲线点乘的VLSI实现方法研究

为了实现椭圆曲线密码算法的高效性,提出了基于优化的底层有限域算法的点乘设计方法;基于对二进制有限域运算的研究,提出并行模乘算法和基于欧几里得算法的右移求逆算法,并在实现中进行优化,在此基础上采用蒙哥马利算法实现点乘的快速运算;根据该算法,提出了ECC硬件电路实现方法,并用Verilog RTL进行逻辑设计,最终在Xilinx的XC7A100T FPGA硬件平台上验证实现;通过仿真测试、综合验证和时序后仿真的结果分析,所设计电路的时钟频率可以达到110 MHz,运算速度可达2.92 ms,证明了设计的有效性和可行性。     

基于FPGA的Fm2域椭圆曲线点乘的快速实现

椭圆曲线点乘的实现速度决定了椭圆曲线密码算法（ECC）的实现速度。采用蒙哥马利点乘算法,其中模乘运算、模平方运算采用全并行算法,模逆运算采用费马·小定理并在实现中进行了优化,完成了椭圆曲线点乘的快速运算。采用Xilinx公司的Virtex-5器件族的XCV220T作为目标器件,完成了综合与实现。通过时序后仿真,其时钟频率可以达到40MHz,实现一次点乘运算仅需要14.9μs。     

GF(2233)域上正规基模乘算法的FPGA实现研究

已有的对正规基模乘算法的研究大多针对较小的有限域，不利于将其直接扩展到像GF（2^233）等大有限域中进行FPGA设计实现。为在FPGA上实现正规基下的模乘算法，给出了一种在速度和资源两方面可以折衷的方案以及具体的FPGA实现算法，并实现了硬件描述语言程序设计。在Xilinx的FPGA器件的基础上，完成算法的仿真、综合、布局布线试验。试验表明，实现的模乘算法方案较其它方案更适合于FPGA编程实现。     

基于椭圆曲线的高效分级群签名

为了满足现代电子商务和电子政务的高性能需求, 提出一种高效的分级群签名方案。方案通过对椭圆曲线签名方案进行改进, 避免了耗时的模逆、模乘运算, 并减少了一次点乘运算, 提高了签名和验证算法的效率。在此基础上构造了一个高效的群签名方案, 引入消息等级表, 提出了一个基于椭圆曲线的高效分级群签名方案。经分析表明, 该方案大大缩短了分级群签名和验证的时间, 与现有方案相比, 具有更高的效率和安全性, 同时具有椭圆曲线密码体制的优点, 适用于智能系统中, 实用性强。     

基于IMPULSE C的GF(P)域椭圆加密算法的硬件加速

研究了大素数域上的椭圆曲线加密算法,基于IMPULSE C语言,对该算法进行编程实现;在标准射影坐标系下,对点加和倍加算法进行并行化改进,并且在编程时利用编译器特性做了进一步的并行化。通过对加密算法合理的软硬件分割,将计算量大而且复杂的点乘运算作为硬件部分,通过现场可编程门陈列(FPGA)进行硬件加速;将加密协议的其他部分作为软件部分,在传统CPU上执行,并将硬件部分生成VHDL代码。分别进行加密算法的CoDeveloper的桌面仿真和生成的硬件VHDL代码的ISE综合仿真。最后将该加速设计在Xilinx Virtex-5 xc5vfx70t FPGA开发板上作了实现,基于FPGA的实验结果表明,P-192上点乘运算处理在133MHz时钟下用时2.9 ms,硬件资源分配合理,与现有的手工编写的HDL代码相比,具有并行加速优势。