UIO序列优化搜索算法的研究

UIO序列是对有限状态机进行功能测试的有效手段,在VLSI、通信协议等时序系统中有很强的实际应用背景.本文基于可区分状态组这一概念设计了一个搜索算法,进一步利用搜索信息建立了一个基于\"小于\"关系的启发策略,有效的剪枝策略的设计将尽可能消除没有意义的搜索分枝,新设计出的多路OPEN/CLOSED表存储机制也加快了相关的判别、处理过程.根据实验结果,分析了优化措施对于改进了搜索过程、减少搜索信息的产生、提高搜索速度有显著的贡献.该算法与以往的算法相比,在时间复杂度和空间复杂度两方面都得到了很大改进.     

基于UIO测试序列的错误诊断算法

唯一输入输出(Unique Input Output)测试序列是协议测试中常用的一种测试序列,在一个已有的错误诊断算法基础上,结合UIO测试序列的一些特点,该文提出了一种应用于UIO测试序列的错误诊断算法。该算法充分利用了UIO测试序列给出的判定消息,及测试结果中可能的错误转换后的输入/输出消息,从而能高效完全地诊断单个错误。最后用实验数据给出了该文算法和原始算法之间的比较结果。     

IPv6邻居发现协议的一致性测试序列生成

自1998年互联网工程任务组(IETF)提出下一代互联网标准规范以来,IPv6已经历了十多年的发展。现今已有越来越多的IPv6产品被投入到了开发与应用中。而如何提高不同产品间的互通性和可靠性则成为了一个关键问题。进行协议一致性测试是提高IPv6实现可靠性的一种有效方式。本文就重点针对IPv6邻居发现协议进行了一致性测试分析。本文首先简要分析了IPv6邻居发现协议的主要功能及实现原理,并据此抽象出其有限状态机（FSM）模型。进而结合一种现有基于有限状态机(FSM)的一致性测试序列改进算法生成了该协议的抽象测试序列。本文在最后对得到的测试序列进行了有效性和可靠性分析,分析表明,使用该算法得到的测试序列不仅在序列长度上较传统UIO序列法有了明显的缩短,同时对测试过程中可能发生的输出错误及末状态转换错误也具备良好的检测能力。本文获得的抽象测试序列可对相关IPv6协议开发者提供有效参考。      

基于UIO的协议一致性测试序列生成方法改进

在协议一致性测试中关键则在于寻找一条简捷高效的测试序列。在基于UIO序列的基础上提出BUIO序列的方法,并运用中国邮递员算法和启发式算法对其进行优化。     

形成混沌码序列的一种方法

本文提出了用混沌迭代函数作为Mealy型有限状态机状态转换函数,用m 状态序列作为输入产生伪随机码序列,证明了系统的输出周期是m序列的整数倍;分析其输出序列近似具有独立均匀同分布的随机特性;还保持了混沌序列高复杂性等特点。     

用于协议一致性测试序列生成的状态规范化算法

这篇论文提出了一种方法，把ＥＦＳＭ描述协议的广泛性和ＦＳＭ测试序列生成方法的成熟性有机的结合起来，较圆满地解决了测试序列的可执行性、观察性、控制性问题，同时兼顾了数据流和控制流的全面测试。这种方法是基于两边靠拢的思想，一方面将非确定性的ＥＦＳＭ向确定性的ＤＦＳＭ规范化，另一方面修改ＦＳＭ的测试序列生成算法，使之能够同时测试数据流，也即能够处理输入、输出原语的参数问题。在本文中讲述了第一步的工作，提出了由ＥＦＳＭ到ＤＦＳＭ的规范化算法和其概念的严格定义，建立了用于算法描述和实现的ＥＦＳＭ向图概念。同时选择了一个较能完全体现ＥＦＳＭ特点的Ｑ．９２１协议讲述了其实现     

基于UIO流方法的协议一致性测试及应用

协议一致性测试是验证协议软件的一个重要手段。本文详细介绍了采用ＵＩＯ流进行一致性测试的方法。ＦＴＡＭ是ＯＳＩ环境中的一种基本服务，ＦＴＡＭ协议栈软件是按照ＩＳＯ８５７１的标准文本实现的。本文还采用ＵＩＯ流产生了对ＦＴＡＭ协议栈软件进行协议一致性测试的测试流。     

产生2k元伪随机序列的准混沌Mealy型有限状态机方法

该文利用m状态序列稳定的长周期,以及混沌序列流的高线性复杂度,研究了一种将m状态序列作为准混沌Mealy型有限状态机输入的 2k元伪随机序列产生方法,分析了系统的周期特性,进行了序列流随机性的测试,介绍了系统作为跳频码发生器在FPGA的仿真和综合结果。     

基于软件网络加权k-核分析的关键类识别方法

识别关键类可以帮助人们尽快理解不熟悉的软件系统.尽管目前已有一些关键类识别方面的工作,但是大部分方法构建的依赖图是无权的,未考虑类之间交互的种类及次数.有鉴于此,提出了一种基于软件网络加权k-核分析的关键类识别方法.首先,用加权类耦合网络抽象类（接口）、类（接口）间的交互及其次数;然后,引入加权k-核分解方法计算类的加权核数;最后,以加权核数作为类重要性的量度指标,降序排列所有类,并通过过滤得到候选关键类.真实软件上的数据实验验证了本文方法的有效性.     

基于Verilog HDL的并行序列检测器设计

Verilog HDL是目前世界上应用最广泛硬件描述语言之一,它的最大优点是设计与工艺分离,设计者在电路设计时可以不必过多考虑工艺实现的具体细节,只需根据系统设计要求,实加不同约束条件,即可设计出实际电路。本文应用Verilog HDL硬件描述语言设计并行序列检测器,当输入并行序列连续出现"10010"时输出高电平,并与常见的序列检测器设计方法比较,设计算法完善,包括所有出现的状态,应用Modelsim se6.5 进行功能仿真验证,经过仿真验证,设计正确。     

基于加权PageRank算法的关键包识别方法

识别软件中的关键实体对于人们理解软件,控制和降低维护费用具有重要意义.然而现有的工作基本都是针对关键类识别的,针对关键包、方法/属性等的研究甚少;同时现有的工作也未能揭示关键类与软件外部质量属性间的关系.为丰富现有的工作,本文提出了一种基于加权PageRank算法的关键包识别方法.该方法用加权有向软件网络模型抽象包粒度软件系统,提出新度量PR(PackageRank)从结构角度量度节点重要性,并引入加权的PageRank算法计算该度量值.数据实验部分以六个开源Java软件为例,分析了包的PR值与常用复杂网络中心性指标(介数中心性、接近中心性、度数中心性等)间的相关性;使用加权的SIR(Susceptible-Infectious-Recovered)模型分析了PR所识别关键包的传播影响,并与其它相关方法进行比较,验证了本文方法的有效性;最后,以其中两个软件为例,分析了包的PR值与包可理解性间的关系,进一步验证了本文方法的有效性.     

基于有限状态机的雷达状态模型建立

现代雷达具有功能多特点.针对雷达系统控制,采用传统程序设计方法存在调试周期长,可移植性和可扩展性差的特点.本文采用有限状态机理论对雷达状态进行模型建立,根据状态机理论,通过仿真建立相应的状态切换模型,工程实践表明有限状态机能较好的进行雷达系统控制设计,系统可扩展性、可移植性较好.     

利用逆向判定性缩短EFSM的测试序列的长度

在一个以扩展的有限状态机（ＥＦＳＭ）为模型描述的协议测试系统中,测试序列的可执行性是一个重要的问题。同时,还要考虑到测试序列的优化问题。文中以ＥＦＳＭ为协议的描述模型,引入了逆向判定性的概念,并利用这一概念对转换可执行性分析（ＴＥＡ）方法进行了改进,缩短了生成的测试序列的长度,并且减小了所需的ＴＥＡ树扩展空间。     

基于相关主题模型的程序网络自动构建与分析

程序理解的目的在于获得足够的软件系统信息,以适用于人理解的形式展现出来,辅助开发人员对软件的理解.本文通过使用相关主题模型,为软件系统类层次的代码文件建立程序网络,并可视化展示整个软件系统的相关结构和功能,辅助开发者理解整个程序代码.该技术综合考虑了软件代码中的结构性信息和内容性信息,所建立的程序网络可帮助开发者更好的理解程序的语法依赖关系和语义功能相关关系.实验验证了建立的程序网络具有较好的准确性以及可以为指定的类推荐相关类.     

基于FSM的时序电路测试生成探析

针对时序电路的结构特点,以有限状态机的状态转换和一致性测试分析为依据,通过采用转换故障模型来实现时序电路的功能测试生成.发现使用VHDL语言和EDA工具软件能很快实现由时序电路到有限状态机的转换,同时可得到时序电路的稳定状态及其有效可及状态.结果表明此方法可实现转换故障的测试生成,是一种研究时序电路功能测试生成的有效方法.     

基于有限状态机的DNS隐蔽通信模型

DNS(domain name system)作为互联网基础设施的重要组成部分,其数据一般不会被防火墙等网络安全防御设备拦截。以DNS协议为载体的隐蔽信道具有较强的穿透性和隐蔽性,已然成为攻击者惯用的命令控制和数据回传手段。现有研究中缺乏对真实APT(advanced persistent threat)攻击中DNS隐蔽信道的检测技术或方法,且提取的特征不够全面。为深入分析攻击流量和行为特征,基于有限状态机对真实APT攻击中DNS隐蔽通信建模,剖析了APT攻击场景下DNS隐蔽信道的构建机理,详细阐述了其数据交互过程,通过总结和分析DNS隐蔽通信机制,基于有限状态机建立通信模型,提出通信过程中存在关闭、连接、命令查询、命令传输等7种状态,控制消息和数据消息等不同类型消息的传输将触发状态迁移。利用泄露的Glimpse工具模拟真实APT攻击下DNS隐蔽通信,结合Helminth等恶意样本实验验证了模型的适用性和合理性,为人工提取特征提供了充分的依据。     

基于Verilog HDL的可综合有限状态机设计

Verilog HDL(硬件描述语言)不仅可以在门级和寄存器传输级进行硬件描述,也可以在算法级对硬件加以描述。有限状态机是数字系统中的重要组成部分。文中研究了用Verilog HDL设计有限状态机时可以采用的不同的编码方式和描述风格,并介绍了有限状态机综合的一般原则。最后以存储控制器状态机为例,分别用Synplify Pro和QuartusⅡ对设计进行了综合和仿真验证。     

基于FPGA数字动画台标机的研究与设计

为了解决电视广播系统中模拟台标性能不稳定、静止台标显示单一等问题,介绍了一种基于FPGA数字动画台标机的设计方法。详细阐述了动画合成中Flash读控制模块的设计思路,并在Quartus Ⅱ中对设计进行了仿真验证,最后通过硬件测试,证明了该系统设计方法的正确性和可靠性。以及该方法对数字电视广播中数字动画台标机的设计具有普遍适用性。