基于改进Tent混沌序列的数字电路BIST技术研究

提出了一种基于改进Tent混沌序列的数字电路BIST技术。采用改进混沌Tent映射模型构建硬件电路并产生具有白噪声特性的“0-1”随机序列作为数字电路的自动测试生成图形,利用CRC特征电路分析输出响应,得到混沌序列的测试响应特征码,通过特征码的不同来检测故障。研究表明本文所提出的方法比普通M序列性能优越,易于BIST技术实现,适合于FPGA等大规模可编程逻辑电路的自动测试。     

改进Tent混沌序列的数字电路BIST技术

针对目前数字电路规模变大,测试困难的特点,提出了一种基于改进Tent混沌序列的数字电路BIST技术.采用改进混沌Tent映射模型构建硬件电路并产生具有白噪声特性的"0-1"随机序列作为数字电路的自动测试生成图形,利用CRC特征电路分析输出响应,并得到混沌序列的测试响应特征码,通过特征码的不同来检测故障.研究表明,本文方法易于BIST技术实现,相比于普通M序列性能优越,能够得到更高的故障检测率和故障隔离率,适合于FPGA等大规模可编程逻辑电路的自动测试.     

伪单输入跳变测试序列的测试生成器设计

为降低内建自测试电路中的功耗,在分析内建自测试低功耗设计一般方法的基础上,从提高测试向量之间相关性的角度出发,提出了一种在不损失固定型故障覆盖率前提下降低测试功耗的BIST测试生成器设计方案.该方案在原始线性反馈移位寄存器的基础上添加了简单的控制逻辑电路,从而得到一种新的伪单输入跳变测试序列,并且在基准电路上进行了实验.实验结果表明,该设计方案在降低功耗的同时可使测试的时间大大缩短.     

细胞自动机及其在数字VLSI测试中的应用

以尽可能短的测试序列长度对被测电路达到较高的故障覆盖率为目标，基于细胞自动机的基本原理和分类，以及在超大规模集成电路伪随机测试中用作伪随机数发生器的一维线性混合型最大序列长度细胞自动机的结构和实现，利用m序列的移位可加性，分析了为细胞自动机阵列设计移相器以减小其生成位流互相关性的快速算法和实现，提供了一种低硬件开销的多扫描链配置方法，对标准电路的实验证明该方法具有较低的计算复杂度，可以缩短伪随机测试长度。     

组合电路伪穷举测试的一种生成算法

提出一种基于电路结构的伪穷举测试生成算法,通过对待测电路的逐步二块划分和对各个子电路的穷举测试,形成待测电路的伪穷举测试集.本算法从实际应用出发,基于电路结构进行选优划分,算法简单,运行速度快.通过这一算法,伪穷举测试能够实现机器自动生成,并充分发挥了伪穷举测试的各项优点,因此具有一定的实用价值.     

数字IP芯核的多特征比较内建自测试方法

由于不确知那些不属于IP芯核测试集的测试矢量的无故障响应,造成在伪随机测试下测试者无法获取被测IP芯核的无故障特征,上述事实构成了测试数字IP芯核的挑战之一。基于多特征检验原理,研究了适用于数字IP芯核的内建自测试（BIST）实现方法——MSCBIST。分析了多特征比较的故障混叠概率,并给出了其近似值。通过执行芯片上的多特征检查,显著降低了故障的潜隐性。MSCBIST无需存储多个无故障特征,支持并行的测试和特征检查,可以显著减少功能测试中的测试时间和降低故障混叠的概率。MSCBIST既可以用于确定性测试,也可以用于伪随机测试。     

小波滤波器组在模拟电路故障特征提取中的应用

针对模拟电路伪随机信号测试输出响应的特点,提出基于小波滤波器组技术的模拟电路故障特征提取,利用小波滤波器组将测试响应信号分解成多个子频带后分析其时域和功率谱特征,比较正常电路响应各子频带的时域、功率谱特征量,从中选择与无故障特征差异最明显的特征量作为测试与诊断依据。实验结果表明,该故障特征提取方法有效减少故障混叠,提高故障测试分辨率和测试精度。     

应用反短/窄沟效应优化亚阈值SRAM单元

为缓解传统存储器单元尺寸设计方法在亚阈值区引入的面积和外围电路开销问题,采用晶体管的反短沟效应和反窄沟效应改进传统方法,不仅解决了亚阈值电压下单元面积和外围辅助电路开销过大的问题,还进一步提升了单元的噪声容限和读写速度.以10管静态随机存储器单元为研究对象,基于中芯国际130 nm工艺进行物理实现,测试结果表明,相比于传统方法,所提出的尺寸设计方法节省单元面积开销76%,提升静态噪声容限30.5%,使静态随机存储器能稳定地在0.32 V的电压下工作.     

边界扫描结构下的BIST内核及FPGA实现

从国内厂家一个实际的内核电路出发,对其进行BIST插入及边界扫描测试的研究;在VHDL描述的基础上,用FPGA实现设计思想,并通过了边界扫描主控机的实际测试运行,其过程验证了将边界扫描和BIST技术应用于MCM或PCB板功能测试的可行性.     

高速突发通信系统中伪码时钟的快速同步

提出一种在高速、突发扩频通信环境下伪码时钟再生的新方法．依照这种方法设计出了一种快速、高精度的伪码时钟再生电路,并用ＥＰＬＤ器件付诸实现．给出了该时钟再生电路的性能分析、电路实验结果及在实际应用环境下的测试结果．     

时延故障低成本单跳变测试序列生成器

为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计.该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器.该设计改动微乎其微,通过将原有加法单元替换为一种改进的加法单元,对加法器原有关键通路无任何额外的时延影响.该累加器可执行通常的累加运算,在测试时又可担当测试器.与以往的方法相比,具有两个显著优点:低的硬件成本及低的时间开销.由于累加器在VLSI电路中普遍存在,本文的复用设计节省硬件成本,可有效用于强健时延故障的测试序列生成.     

累加器实现的时延故障单跳变测试序列生成

时延故障的内建自测试通常需要施加测试向量对,包括多跳变向量与单跳变向量。理论与实践表明,单跳变向量比多跳变向量具有更高的强健时延故障覆盖。该文提出了一种采用累加器的单跳变向量生成方案,与以往的方法相比,具有更低的硬件成本。同时,产生所有单跳变向量的时间也接近理论最小值。通过对已有累加器的复用,作为测试序列生成极大地减少了系统性能占用与硬件成本,可有效用于强健时延故障的测试序列生成。     

Low Cost BIST Scheme Using LFSR-RC Reseeding

A novel BIST scheme for reducing the test storage ( TS) is presented. The proposed approach relies on a two?dimensional compression scheme, which combines the advantages of the previous LFSR reseeding ...     

片上网络互连线延迟故障测试方法研究

基于GALS结构的NoC节点间通常拥有较长的互连线,并且采用异步方式进行通信,对延迟匹配的要求较高。该文提出了一种内建自测试方法,完成跨时钟域互连链路的延迟测试问题。针对该方法完成了相应的测试电路以及测试矢量生成模块的设计与仿真,并在FPGA中实现该电路以验证测试电路的功能和性能。仿真与硬件验证结果都表明,所设计的测试电路以及ATPG模块能够实现NoC互连线延迟故障诊断的功能;该文的延迟故障诊断方法能够快速准确地发现互连线上存在的延迟故障。     

Efficient Activation Method of Hardware Trojan Based on Greedy Algorithm

To generate test vector sets that can efficiently activate hardware Trojans and improve probability of the hardware Trojan activation,an efficient hardware Trojan activation method is proposed based on greedy algorithm for combinatorial hardware Trojans.Based on the greedy algorithm and the recursive construction method in the combination test,the method formulates appropriate and useful greedy strategy and generates test vector sets with different combinatorial correlation coefficients to activate hardware Trojans in target circuits.The experiment was carried out based on advanced encryption standard (AES) hardware encryption circuit,different combinatorial hardware Trojans were implanted in AES as target circuits,the experiment of detecting hardware Trojans in target circuits was performed by applying the proposed method and different combinatorial hardware Trojans in target circuits were activated successfully many times in the experiment.The experimental results show that the test vector sets generated using the proposed method could effectively activate combinatorial hardware Trojans,improve the probability of the hardware Trojan being activated,and also be applied to practice.     

基于优化权集的数字集成电路随机测试

提出了一种基于确定性测试集的数字集成电路随机测试生成方法。通过将完备测试集分成若干子集，由每一子集计算产生子集中测试矢量的被测电路各主输入端取“1”值的概率组合即所谓的权集。通过减小测试子集生成概率的方差可以减少低生成概率的测试矢量数，进而减小在高故障覆盖率下的测试长度，该方法对大规模集成电路的内测试和外测试皆适用。     

FCT6芯片的内建自测试方法

ＦＣＴ６芯片是一个集成了Ｉｎｔｅｌ８０３１微处理器及一些外围电路的嵌入式微控制器,它的集成度和复杂度高,又有嵌入式ＲＡＭ部件,而且芯片管脚数相对较少,必须要有一定的可测试性设计来简化测试代码,提高故障覆盖率。简要讨论了ＦＣＴ６芯片的以自测试为核心的可测试性设计框架,着重介绍了内建自测试的设计与实现,即：芯片中控制器ＰＬＡ和内嵌ＲＡＭ结构的内建自测试设计。测试代码开发过程中的仿真结果表明,这些可测试