共查询到20条相似文献,搜索用时 171 毫秒
1.
2.
3.
4.
电流型CMOS脉冲D触发器设计 总被引:1,自引:0,他引:1
该文根据脉冲触发器的设计要求,结合阈算术代数系统,提出一种电流型CMOS脉冲D触发器的通用结构,用于二值及多值电流型CMOS脉冲触发器的设计,并可方便地应用于单边沿和双边沿触发。在此结构的基础上设计了电流型CMOS二值、三值以及四值脉冲D触发器。采用TSMC 180 nm CMOS工艺参数对所设计的电路进行HSPICE模拟后表明所设计的电路具有正确的逻辑功能和良好的瞬态特性,且较以往文献提出的电流型D触发器,优化了触发器的建立时间和保持时间,二值和四值触发器最差最小D-Q延时比相关文献的主从触发器降低了59.67%和54.99%,比相关文献的边沿触发器降低了4.62%以上,所用晶体管数也相对减少,具有更简单的结构以及更高的电路性能。 相似文献
5.
一、前言 SG021单片集成电路是具有再触发功能的单稳态触发器。它有两个正边沿触发输入端和两个负边沿触发输入端并互为禁止关系。其输出宽度从毫微秒级到秒级可变。利用再触发功能还可使输出脉冲无限延长。本电路有互补输出。它可作为脉冲整形、定宽和延时电路使用。本文叙述了SG021单稳态触发电路的工作原理及其特点,并分析了集成电路版图设计与制造工艺对电路性能的影响。 相似文献
6.
提出以电流信号表示逻辑值的新型低噪声触发器设计,用于高性能混合集成电路的设计中以减少存贮单元开关噪声对模拟电路性能的影响。所提出的设计包括主从型边沿触发器和单闩锁单边沿触发器。单个锁存器的电流型边沿触发器设计是通过在有效时钟沿后产生的窄脉冲使锁存器瞬时导通完成一次取样求值。与主从型触发器相比,单闩锁结构的触发器具有结构简单、直流功耗低的特点。采用0.25μm CM O S工艺参数的HSP ICE模拟结果表明,所提出的电流型触发器工作时,在电源端产生的电流波动远远小于传统的CM O S电路。 相似文献
7.
8.
梁汉滨 《微电子学与计算机》1993,(4):10-14
本文提出一种用微处理器实现数字锁相的方案;讨论了数字锁相的原理;介绍了以单片机为核心组成的自适应触发器,其中包括硬件电路和系统软件的设计.由于采用了锁相环同步电源,使触发脉冲相间对称度可达0.054°.在该触发器中,还采用了波形分析法对晶闸管的运行进行巡回检测,以对晶闸管的故障位置和性质作出判断处理.实践应用证明,这种触发器不仅节省硬件且性能优良、抗干扰性强. 相似文献
9.
通过对多 β晶体管的开关特性分析 ,结合其射极输入、射极输出、高速工作等特点设计了二值双边沿 D触发器 ,计算机模拟表明该设计具有正确的逻辑功能和高速的工作特性。文中还介绍了双边沿 D触发器在时序电路中的应用。 相似文献
10.
11.
面向新工科人才培养目标,基于课程群建设路线,构建课程间知识链条,形成完备知识体系,有助于提升创新人才培养效果。本文以光纤通信课程为教学视角,探讨与多门关联课程的协同内容教学探索,提出辨析、对比、应用三种课堂教学手段,来有效实现课程群的知识衔接、整合与贯通,完善了通信工程专业从理论到应用的知识与能力培养体系,有利于加强学生在知识理论方面的理解深度,以及支撑应用实践与创新的培养任务。 相似文献
12.
13.
14.
Design and simulation of sequential circuits in quantum-dot cellular automata: Falling edge-triggered flip-flop and counter study 总被引:2,自引:0,他引:2
Quantum-dot Cellular Automata (QCA) is an emerging nanotechnology, with extremely small feature size and ultralow power consumption comparing with transistor-based technology. Anteriority, basic level-triggered flip-flop designs based on QCA implementation were examined. In this paper, we utilize the unique QCA characteristics and clock zones to design falling edge-triggered J-K flip-flop that is stable and practical. Simulation with the QCADesigner simulator is performed to verify the functionality of the proposed falling edge-triggered flip-flop. This paper also explores the design of counters. Synchronous counters are designed with several different bit sizes and simulation results demonstrate the validity of them. 相似文献
15.
16.
17.
Klass F. Amir C. Das A. Aingaran K. Truong C. Wang R. Mehta A. Heald R. Yee G. 《Solid-State Circuits, IEEE Journal of》1999,34(5):712-716
In an attempt to reduce the pipeline overhead, a new family of edge-triggered flip-flops has been developed. The flip-flops belong to a class of semidynamic and dynamic circuits that can interface to both static and dynamic circuits. The main features of the basic design are short latency, small clock load, small area, and a single-phase clock scheme. Furthermore, the flip-flop family has the capability of easily incorporating logic functions with a small delay penalty. This feature greatly reduces the pipeline overhead, since each flip-flop can be viewed as a special logic gate that serves as a synchronization element as well 相似文献
18.
The design of ternary edge-triggered JKL-type flip-flop is proposed.The computersimulation and the test in experimental circuit made up with TTL gate show this flip-flop has theexpected logic functions. 相似文献
19.