基于GPS的公交智能报站系统设计

针对当前公交报站系统中存在的一些缺陷和不足,设计了基于全球卫星定位技术的新型公交智能报站系统.运用片上系统(SoC)的设计思想,采用可内嵌IP软核的FPGA芯片,以内嵌的Core8051软核作为系统微控制器,利用FPGA片上逻辑和存储资源设计系统外围模块.完成具备进出站播报,超速报警,转弯提示,当前时间、温度及速度的实时显示,线路切换等功能的报站系统设计.     

基于FPGA的波形发生器的设计与实现

以嵌入式微处理器软核NIOS Ⅱ为核心,将微处理器、总线、数字频率合成器（DDS）、存储器、I／O接口等硬件设备集中在一片FPGA上,创建一个SOPC系统。通过软件编程实现不同频率,不同相位的波形。SoC系统的构建是利用Altera的设计工具Quartus Ⅱ并结合Verilog-HDL语言,采用硬件编程的方法进行实现的。通过实验验证,本系统达到了预定的要求,并证明了采用软硬件结合,利用DDS技术实现函数波形发生器的方法是可行的。     

片上网络低功耗分析方法

片上系统(SoC)发展到片上网络(NoC),能量消耗逐渐成为芯片设计的首要限制因素.通过建立CMOS电路和网络通讯2个层面不同的功耗模型,从集成电路不同的设计层次、片上网络通讯功耗以及NoC映射问题等方面进行NoC的低功耗设计,综合分析NoC的低功耗设计方法.     

SCV及其在SoC验证中的应用

片上系统(System on Chip,SoC)是集成电路设计发展的趋势,验证在整个SoC设计中工作量巨大且至关重要.应用验证领域的最新成果SCV(SystemCVerification),提出了通过设计用户定义的事务接口(Transactor),对RTL(RegisterTransferLevel)级设计进行事务级验证的策略,并对一个具体的FIFO事例进行了验证.     

面向嵌入式应用的内存管理单元设计

提出了一种面向嵌入式应用的内存管理单元(MMU)的全综合设计结构，其地址转译缓存(TLB)采用多级结构，包括第一级分离的组相联微指令μITLB和微数据μDTLB及第二级统一的全相联JTLB.第一级μITLB和μDTLB表项少且组相联，查询速度快；第二级JTLB可采用多周期查询方式，易于高速综合实现.选取Mibench测试基准集中的部分典型应用，通过嵌入式片上系统(SoC)设计样例，验证了该MMU结构的应用适应性.SoC设计实验结果表明，多级TLB结构MMU的系统性能与单级全相联结构最大仅相差3.8%.将设计的MMU集成在自主开发的高端32-bit嵌入式芯核CK520中，在0.18 μm 6层金属工艺最差工作条件下，处理器的时钟频率达到230 MHz以上，面积仅增加了7.6%.     

视觉片上系统芯片

介绍了CMOS图像传感器领域的一个重要研究分支——视觉片上系统(SoC)芯片.重点阐述了视觉SoC芯片的研究背景、应用领域、国内外的研究动态和关键科学技术问题.围绕开展的研究内容和取得的研究成果,详细地介绍了视觉图像信息处理的特征、视觉SoC芯片的架构、芯片的电路设计、视觉SoC芯片实现和测试结果.它具有图像处理速度快、功能强、功耗低、体积小和成本低的优点,在高速运动目标的实时追踪、机器人视觉系统、图像识别、智能交通和虚拟现实等领域具有广泛的应用前景.     

基于IP-XACT标准的SoC集成方法

为了提高SoC集成设计效率,构建基于IP-XACT标准的CKSoC（C-SKY SoC）设计集成平台.采用自底向上的集成策略,通过IP/子系统两层复用和软硬件资源复用,依次从IP级、SoC核心系统级和SoC芯片级3个层次逐步细化完善系统平台,生成3个不同的平台：RTL仿真平台、FPGA原型仿真平台和门级网表逻辑综合环境,可以显著地提高SoC设计集成效率.双核SoC芯片设计实例展示了CKSoC设计集成平台使用与分析方法,证明了CKSoC设计集成平台的高效性与可行性.     

汽车网络中多核SoC的NoC结构研究

将汽车电子信息网络划分为通信信息系统和测控系统两个部分,设计了汽车通信信息系统和发动机控制系统两个不同的SoC结构.这两个Soc都属于多CPU的SoC,其中数据传输结构比较复杂.在对汽车电子网络分析的基础上,对汽车通信信息系统SoC和发动机控制系统SoC的结构进行了研究,设计了两种网络的SOC结构.作为一种特殊的片上网络结构,根据所提出的SoC结构,提出使用关联矩阵分析soC中连接条件的N0c设计分析方法.     

弹载雷达信号处理SoC的设计与实现

为满足系统实时性要求,给出了一种弹载雷达信号处理系统的可编程SoC设计方案.它以SoC技术为基础,将雷达信号处理所需的专用功能模块尽可能地集成到一块芯片中,提高了芯片的通用性.将A/D采样、数字下变频、脉冲压缩、动目标检测、求模和恒虚警等功能模块集成到一片内嵌CPU硬核的FPGA芯片上进行测试验证,同时通过性能改善策略,提高了片上系统性能,满足了信号处理实时性要求.测试分析表明:该芯片具有快速的处理能力、较大的数据存储容量以及功耗较小的优点,且芯片中各模块间具有很高的通信速度.     

SCSD在SoC原型验证中的应用及其改进

以软件编译式系统设计方法学为基础,提出了片上系统(SoC)的原型验证流程,并用Handel-C描述SoC原型,直接实现在原型硬件上．为了验证该流程,用SCSD的软件工具、RC1000和RC200搭建了一个SoC原型验证系统的样机,在样机上完成了Lena图像处理SoC的原型验证．在反复试验的基础上,改进了SoC原型验证流程,并设计出了新的原型电路板．     

AMBA总线结构中高性能DMA控制器的硬件实现

AMBA是目前系统芯片总线的主流标准，而DMA控制器是高速系统芯片中不可缺少的一元．介绍了基于ARM处理器和AMBA总线的片上系统构成，并给出了一种适用于AMBA2．0总线结构的高速DMA控制器的ASIC硬件实现方法．     

用于多处理器媒体SoC设计的实时总线调度优化策略

为了减少多处理器媒体系统芯片（SoC）总线任务调度过程中的处理器性能损失，从减少总线任务冲突的角度出发，提出了改变任务属性和调整任务优先级相结合的总线任务调度优化策略.在保证任务实时性的前提下，通过增加原有任务可执行时间，将原有任务划分为多个子任务，动态调整任务优先级，充分利用总线的空闲时间执行部分任务，减少了总线任务冲突，降低了处理器因等待数据源而引起的性能损失.将该方法应用于多处理器媒体系统芯片MediaSoC3221A的设计中，当进行运动图像专家组（MPEG）实时解码时处理器的性能损失从原来的4.7%减小到0.1%.     

基于神经网络嵌入式系统体系结构的研究

介绍了目前国内外硬件实现神经网络的方案，给出了3种基于共享存储器、总线结构、可编程器件的嵌入式体系结构，提出神经网络嵌入式体系的构想。最后采用神经网络的BP算法，结合数字信号处理器，在共享存储器的嵌入式体系结构中实现神经网络算法。     

一种FFT并行处理机的设计与实现

专用指令集处理器具有数字信号处理器的可编程性和专用处理电路的高速性,以专用指令集处理器为核心构成的阵列式并行处理系统在高速实时处理方面有着非常重要的应用．为此,提出了一种基于专用指令集处理器的快速傅里叶变换并行处理机实现方法．设计了基于精简指令集处理器体系结构的可编程处理单元,以其为核心构成并行处理系统,采用通信矩阵解决了并行系统内各个处理单元间的数据交换问题,实现了1024点快速傅里叶变换的并行处理．实验结果表明,在快速傅里叶变换处理方面,其处理速度比典型数字信号处理器提高30％,且具有系统并行规模大、功能灵活可变、设计复杂程度适当、设计重复利用性好的优点,非常适合在现场可编程逻辑门阵列中以SoC的形式实现．     

传输透明的SoC总线低功耗环算法

为适应地址、读/写数据在不同传输方式下的特性，并保持SoC总线上IP可复用的特点，提出了传输透明的SoC总线低功耗环算法.描述了低功耗传输与总线编码的算法原理，以及在地址线、读/写数据线上的实现结构.在概率模型的基础上进行了分析,低功耗环有效地降低了SoC总线的信号翻转率.通过建立网络终端测试系统，在不同传输方式所占比例不同的情况下进行了测试,结果表明，低功耗环算法达到了降低功耗的目的.     

一种新型低存储二维离散小波变换架构

由于现有二维离散小波变换硬件结构通常存在输入图像存储空间较大和硬件资源消耗较高的问题,制约了系统的硬件效率提升．为此,调整了输入数据的时序,设计了一种基于提升算法的新型二维离散小波变换架构．采用了横向并行、数据错位的三输入扫描方法,降低了处理模块的硬件资源消耗,同时消除了片外存储的需求．对于一幅长宽为N×N的输入图像,系统的总存储需求缩减为9N字节．经过硬件分析,对比其他现有结构,本架构的硬件效率提升了8％以上．     

嵌入式系统开发平台IP核接口层的设计

针对基于SoC技术的嵌入式开发平台应用层中IP核的复用问题,提出了支持IP核开发/复用的总线接口设计思路,并将IP核的SoC总线接口作为嵌入式系统开发平台ESP的一个层次予以实现。通过IP核之间点对点的连接方式,阐述了IP核总线接口的设计原理,并将IP核总线接口内部结构划分为协议转换、数据处理和优先级仲裁3个模块,使其能方便地移植到不同规范的SoC接口。最后以USB设备控制器IP核和AMBA总线为实例,验证了基于该设计思路实现的IP核接口层功能的适用性。     

基于ADSP的视频SoC验证方案及其接口的设计

视频SoC规模的飞速增长,给FPGA验证带来了很大的挑战,大容量的外部SDRAM以及更多的外设模块的采用,不但增加了硬件的复杂度,也给相应驱动程序的调试带来了很大的难度.为了全面有效地进行FPGA验证,提出了一种在SoC验证平台中利用ADSP-BF537作为处理器的验证方案,并重点介绍了ADSP外部Memory总线和SoC系统总线(AHB)转换模块的设计.该方案已成功运用于视频SoC的验证系统中,既降低了开发成本,又提高了系统验证的效率和功能的完整性.     

整数小波变换在图像处理系统中的应用

随着互联网的普及和图像应用范围的不断扩大,对图像的处理提出了新的要求,为满足高速实时图像处理的要求,提出一种基于FPGA为辅助单元,ADSP-BF561处理器为核心图像数据处理单元的并行系统结构。其中DSP负责图像处理,FPGA负责实现整个系统的数字逻辑及I2C总线的配置,增加了该系统的灵活性及实时性。同时结合离散整数小波变换算法,在硬件系统上实现了整数小波变换,取得了较好的试验效果。     

低压直流微电网的改进SoC均衡控制研究

低压直流微电网是实现终端用户负荷直流化的一种重要形态,为了解决其中各储能单元荷电状态(SoC)不一致问题,提出了改进SoC均衡控制策略。该策略可同时实现储能单元充电和放电过程中的SoC均衡和负载电流分配,并将母线电压偏差控制在较小范围内。同时控制系统无需进行输出电流采样与互联通信,可有效降低设计成本。其次提出了曲线法分析系统动态特性,并基于小信号模型对系统进行稳定性分析。最后搭建硬件实验平台,验证了该控制策略的正确性及可行性。