用定点DSP实现MPEG-2 AAC实时解码器

MPEG－2AAC（ISO／IEC13818－7）是一种高效多声道Hi-Fi音频编码标准,在每声道64kbps时重建音质优于MP3和AC－3。文中在介绍其解码流程的基础上,讨论了对其关键模块的优化措施,研究了基于定点DSP的AAS实时解码器的实现方法。实现了TMS320C549EVM板上对AAC（LC）码流的实时解码播放。     

科胜讯A／V解码器

科胜讯系统公司（CONEXANT）推出下一代针对于PC电视设备和消费类电子产品的音频／视频（A／V）解码器CX25845。该器件一个具有3D梳形滤波器的集成A／V解码器，可改善基于行业标准NTSC和PAL的广播视频节目的画面质量。该产品将多格式视频解码器、3D梳形滤波器和全球广播音频解码器三种器件的功能集成到一个成本经济的封装中。解码器与存储器的高度集成可减少所需外部元件数量、整体电路板面积和原材料成本。     

数字语音编解码器现状

本文依据国际上关于ＩＳＯ／ＭＰＥＧ数字语音压缩的最新标准和数字语音编解码的最新进展，对数字语音的压缩和数字语音编码的兼容性及选择原则做了较全面的分析，并对一些最新的数字语音编码器产品做了介绍。     

Microchip推崇用于电源控制的16位数字信号控制器

大功率和复杂度较高电源的价格正逐渐走高，而采用数字控制可显著降低成本。来自Darnell Group的统计数字显示，2005年全球功率大于100W的AC／DC和DC／DC电源产品销售额约为138．33亿美元，占所有AC／DC和DC／DC电源产品销售额的一半以上，传统的模拟控制方式已经难以满足这些越来越复杂的大功率电源系统要求。所以，多家IC厂商也已经把重点放在了数字化的电源控制IC上。     

MPEG-2视频解码器一致性测试

结合ISO／IEC13818-4标准，给出了测试并验证MPEG-2视频解码器一致性的方法，并利用此方法对所设计的MPEG一2视频解码芯片进行一致性测试，结果表明该芯片已基本符合MPEG-2标准的要求。     

派克AC890驱动简化系统集成

派克汉尼汾公司最近推出了AC890系列通用型驱动，新产品主要面向交流电机及伺服电机的开／闭环速度或位置控制。凭借对多种反馈技术的全面支持，AC890能实现与各类自动化网络间的无缝集成。 AC890系列采用性能强大的150MHz数字信号处理器，无论是简单的电机速度控制，还是复杂的多驱动自动化系统，AC890都能很好地予以支持。此外，该系列还可实现高带宽控制回路，因此也可用于某些要求极为严格的工业应用，如印刷、自动横切、旋转剪切等。     

编／解码集成电路ZD6631／ZD6632及应用

文中介绍了一对主要用于遥控领域的新型编码器／解码器专用集成芯片ＺＤ６６３１／ＺＤ６６３２。叙述了这对集成芯片的应用特性与方法，给出了应用实例。     

MPEG声频编码器与解码器

用压缩技术可使录音设备小型化和长时间录音／放音。日本ＴＩ公司用压缩技术开发适应ＭＰＥＧ１的声频编码器／解码器，ＣＤ传送速率在１．４４兆位／秒范围内能编码视频／声频信号。本文就其特征，功能和压缩技术产品的未来展望作一介绍。     

PWM AC／DC功率双向变流器建模方法的研究（二）

2．3 PWM AC／DC变流器离散时间、线性时变模型 该模型是建立在dq同步坐标系或α β静止垂直坐标系下的离散时间，线性时变模型，它实际上是把PWM AC／DC变流器描述为分段线性时变模型，将开关变化的时变函数列入到状态变量线性方程的系数部分。     

通过优化变换器的FET开关来改善能量效率

在计算和消费电子产品中，效率已经有了显著的提高，重点是AC／DC转换上。不过，随着80 PLUS，Climate Savers以及EnergyStar 5等规范的出现，设计人员开始认识到，AC／DC和DC／DC功率系统都需要改进。     

面向HDTV应用的音频解码软硬件协同设计

该文以Dolby实验室的音频AC3算法为基础,研究了在RISC核Virgo上HDTV音频解码的软硬件协同设计方法,提出了通过对程序关键子函数建模来实现软硬件划分的软硬件协同设计方法。即在软件实现AC3解码的基础上,通过建立模型分析音频程序的关键操作的方法来扩展RISC的指令集,从而加快了音频解码速度,减少了存储空间,并在总体上减少了硬件开销。其次,该文给出了部分扩展指令的具体硬件结构。最后,通过软硬件协同评估的方法进行硬件改进后的软硬件代价分析。     

一个可重利用、低功耗RISC CPU IP核的设计

研究设计了一个可重利用、低功耗的精简指令计算机 (RISC)中央处理器的知识产权 (IntellectualProper ty)核。该RISCCPUIP核采用单时钟周期、两级流水线、哈佛总线结构。在相同处理速度下 ,其功耗降低至传统PICCPU功耗的约 1/ 4。设计的IP核用台湾联华电子 (UMC) 0 .2 5微米CMOS工艺实现 ,测试结果验证了文中的理论成果 ,并成功地实现了该IP核的工业化应用。     

计算高度密集型应用在异构多核DSP上的运行方法研究

研究实现了计算高度密集型应用在异构多核DSP上运行的方法.即利用存储在RISC核外设总线上的FLASH中的应用程序,通过异构多核DSP目标板加电,自动加载到RISC核RAM执行,该应用程序将计算高度密集型应用的DSP程序加载到DSPs核上,并利用RISC核向DSPs核点火执行.主要介绍了异构多核DSP中的RISC核和DSP核的复位、启动方法,DSP核的多种冗余降级工作模式,详细分析了RISC核控制DSP核的原理及操作方法.提出的运行方法完整有效,为相关的研究人员打下了良好的基础.     

Power Mitigation by Performance Equalization in a Heterogeneous Reconfigurable Multicore Architecture

This paper presents an integrated self-aware computing model mitigating the power dissipation of a heterogeneous reconfigurable multicore architecture by dynamically scaling the operating frequency of each core. The power mitigation is achieved by equalizing the performance of all the cores for an uninterrupted exchange of data. The multicore platform consists of heterogeneous Coarse-Grained Reconfigurable Arrays (CGRAs) of application-specific sizes and a Reduced Instruction-Set Computing (RISC) core. The CGRAs and the RISC core are integrated with each other over a Network-on-Chip (NoC) of six nodes arranged in a topology of two rows and three columns. The RISC core constantly monitors and controls the performance of each CGRA accelerator by adjusting the operating frequencies unless the performance of all the CGRAs is optimally balanced over the platform. The CGRA cores on the platform are processing some of the most computationally-intensive signal processing algorithms while the RISC core establishes packet based synchronization between the cores for computation and communication. All the cores can access each other’s computational and memory resources while processing the kernels simultaneously and independently of each other. Besides general-purpose processing and overall platform supervision, the RISC processor manages performance equalization among all the cores which mitigates the overall dynamic power dissipation by 20.7 % for a proof-of-concept test.     

一种媒体增强的可配置RISC微处理器核设计

针对嵌入式多媒体应用，设计了一种媒体增强的可配置微处理器核RISC32。研究了媒体增强扩展．流水线控制策略，旁路技术以及异常处理等。RISC32采用参数化和模块化设计方法，具有较强的可配置性。在Xilinx X2CV3000 FPGA上通过了指令集仿真，并进行了基于RISC32的MPEG-4 AAC音频实时解码实验．表明该RISC核能够方便地应用于片上系统（SoC）。     

Enabling multimedia applications in 2.5G and 3G wireless terminals through a combined RISC/DSP architecture: OMAP

This paper describes how multimedia applications will be enabled in 2.5 and 3G wireless terminals thanks to the efficiency of the DSP core embedded in the TI OMAP platform. OMAP H/W architecture will be described with an emphasis on how multimedia applications (video, audio, speech) will benefit from this advanced architecture. The advantages provided by a combined RISC/DSP architecture, compared to a single RISC architecture, for multimedia mobile applications will be depicted.     

一种全硬件动态指令翻译模型

文章在研究分析DAISY和Cruseo（tm）这两款处理器后，针对X86指令集系统提出一种全硬件的动态翻译模型.该模型用RISC内核实现X86操作，指令翻译和转换完全用硬件实现.对于X86指令长度不定，取指部件效率不高，该模型使用多队列取指：RISC内核的执行采用路径预测技术.它的优点是在兼容的基础上尽可能地提高处理器性能。     

A 7.1-GB/s low-power rendering engine in 2-D array-embedded memorylogic CMOS for portable multimedia system

A single-chip rendering engine that consists of a DRAM frame buffer, a SRAM serial access memory, pixel/edge processor array and 32-b RISC core is proposed for low-power three-dimensional (3-D) graphics in portable systems. The main features are two-dimensional (2-D) hierarchical octet tree (HOT) array structure with bandwidth amplification, three dedicated network schemes, virtual page mapping, memory-coupled logic pipeline, low-power operation, 7.1-GB/s memory bandwidth, and 11.1-Mpolygon/s drawing speed. The 56-mm² prototype die integrating one edge processor, eight pixel processors, eight frame buffers, and a RISC core are fabricated using 0.35-μm CMOS embedded memory logic (EML) technology with four poly layers and three metal layers. The fabricated test chip, 590 mW at 100 MHz 3.3 V operation, is demonstrated with a host PC through a PCI bridge     

一种高性能的嵌入式微处理器:银河TS-1

银河TS-1嵌入式微处理器是国防科学技术大学计算机学院设计的32位嵌入式微处理器,完全正向设计,具有自主版权.在体系结构上采用RISC内核,六级流水线,具有独立的数据Cache和指令Cache.特别的,TS-1具有两个取指部件的动态指令调度机制,拥有面向嵌入式应用的向量处理机制,采用基于内容复制/交换的寄存器窗口技术的中断处理机制,支持WISHBONE IP核互连接口规范,具有良好的扩展性.本文主要介绍TS-1的RISC核心设计思想和关键实现技术,最后给出性能评测结果.TS-1设计已经在Altera的FPGA EP20K400EBC上面得到了验证,主频可以达到36.7MHz.     

一种与PIC单片机兼容的RISC IP核的设计与FPGA实现

本文介绍了一种与PIC16C57单片机兼容的RISC核的生成以及FPGA的实现, 所得到的用Verilog HDL语言编写的软核能够用于SOC(系统芯片)。