可变码率BCH码编译码的FPGA实现

为了克服LDPC的误码平台,可采用BCH码与LDPC的级联。在参考了多种编译码结构的基础上,针对二进制BCH码,介绍了适合码率可变的编译码方法,包括短时延的编码,译码中的伴随式计算、错误位置多项式的计算、错误位置的求解、逆元素的求解和相关控制存储等模块所采用的算法及FPGA实现的硬件结构。通过测试,该算法结构占用FPGA资源适中,整体硬件实现可靠,在工作时钟为150MHz时,数据吞吐速率达到100MHz以上。     

串行级联LDPC码及其传输性能分析

提出了一种简化的LDPC译码算法,以减小译码算法的复杂度.以非规则LDPC码作为内码,串联一个高码率规则LDPC码作为外码,可降低或消除错误平层.将此串行级联LDPC码在M-QAM调制信道上进行了仿真分析,结果表明其性能优于RS码,可有效利用带宽,同时保证数据可靠传输.     

基于级联码的信道编译码设计与FPGA实现

介绍了RS(255,223)码级联卷积(4,3,3)码编译码器的实现,对于编码和译码端不同的结构特点.分别采用并行和串行结构实现.其中RS译码采用欧几里德算法,卷积译码采用维特比算法.同时给出了该编译码器的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

多码率LDPC码高速译码器的设计与实现

低密度奇偶校验码(LDPC码)以其接近香浓极限的性能得到了广泛的应用.如何在.FPGA上实现多码率LDPC码的高速译码,则是LDPC码应用的一个焦点.本文介绍了一种多码率LDPC码及其简化的和积译码算法;设计了这种多码率LDPC码的高速译码器,该译码器拥有半并行的运算结构和不同码率码共用相同的存储单元的存储资源利用结构,并以和算法与积算法功能单元同时工作的机制交替完成对两个码字的译码,提高了资源利用率和译码速率.最后,本文采用该结构在FPGA平台上实现了码长8064比特码率7/8、6/8、5/8、4/8、3/8五个码率的多码率LDPC码译码器.测试结果表明,译码器的有效符号速率达到200Mbps.     

基于串行消息传递机制的QC-LDPC码快速译码算法研究

针对准循环LDPC(QC-LDPC)码基于洪水消息传递机制译码算法的不足,该文提出了一种快速的分组串行译码算法。该算法通过将LDPC码的校验节点(或变量节点)按一定规则划分成若干个子集,在每一轮迭代过程中,依次对各个子集中的校验节点(或变量节点)并行地进行消息更新,提高了译码速度。同时根据分组规则,提出了一种有效的分组方法,并通过分析发现基于循环置换阵的准循环LDPC码非常适合采用这种分组译码算法进行译码。通过对不同消息传递机制下准循环LDPC码译码算法性能的仿真比较,验证了在复杂度不增加的情况下,该译码算法在继承了串行译码算法性能优异和迭代收敛快等优点的同时,极大地提高了准循环LDPC码的译码速度。分析表明,分组串行译码算法译码速度至少为串行译码算法的p倍(p为准循环LDPC码校验矩阵中循环置换阵的行数或列数)。     

基于HDTV系统的串行级联译码器设计与实现

通过对串行级联码编译码原理的研究分析，结合串行级联码在通信系统中的纠错性能仿真，从硬件实现的角度，提出了串行级联编译码器的总体实现方案。最后基于FPGA电路实现了串行级联的译码，并通过了可编程器件的验证，同时给出了在Quartus环境下的仿真波形，     

一种新的终止LDPC迭代译码算法

在传统的卫星广播系统中,信道纠错通常采用BCH码级联LDPC码的方案以达到良好的误码率性能,例如DVB-S2系统。作为内码的LDPC码通常采用迭代译码,且迭代次数较高才能实现比较好的系统性能。借助BCH级联LDPC的结构,文中提出了将BCH检错嵌套进LDPC每一次迭代译码过程中的新的迭代译码结构。仿真结果表明,新算法以较低的BCH码检错运算复杂度换取了LDPC码迭代次数的明显下降,从而极大降低了迭代译码总体复杂度和译码时延,且整体纠错性能与原始LDPC译码后BCH纠错的算法相比基本保持不变。     

多元LDPC码串行译码算法在光纤通信中的应用

将串行BP译码算法用在多元LDPC码中,降低了在光纤传输系统中的译码延时.详细介绍了在多元LDPC码中的串行BP译码算法和光纤通信系统的仿真模型.给出了在采用串行BP算法的LDPC译码器中,译码最大迭代数量对译码性能的影响,比较了采用传统的BP算法扣串行BP算法时LDPC译码器的性能.结果表明,采用串行BP算法确实能够提升LDPC译码器的收敛速度.     

快速收敛的EG-LDPC译码算法设计实现

欧式几何构造的LDPC码属于不可分层的LDPC码,无法采用TDMP算法译码结构,针对该问题设计实现了一种新型分层译码器。在Xilinx V5 FPGA上实现了码长为1023、码率为0.781 EG-LDPC 码的译码器设计。仿真验证表明：理论上该方法与优化的规范化最小和译码算法相比,迭代次数减少一倍,存储资源消耗得到降低,而误码性能几乎相同。FPGA实现上,译码输出与MATLAB定点仿真给出的结果相同,误码性能由于量化和限幅处理与理论值相比约有0.3dB的损失。在时钟频率为50MHz串行处理各分层时,吞吐量为49.7Mbps。     

多码率多边类型LDPC码译码器的设计与实现

提出了一种固定码长的多码率多边LDPC码译码器,该译码器采用对校验比特信息进行间隔删余的算法实现其多码率译码,并设计了一种适合多码率多边LDPC码的部分并行译码结构。基于该结构在FPGA平台上实现了码长为640 bit,码率为0.5～0.8的多边LDPC码译码器。     

可重构点乘运算的FPGA设计

文章在深入分析ECC点乘运算的FPGA实现的基础上,提出了一种参数可重构的、基于正规基有限域运算的ECC点乘运算结构。该点乘运算结构采用了复用、并行化等措施,在FPGA上实现了GF（2^191）的ECC点乘运算。在Altera FPGA上的仿真结果表明：在50Mhz时钟下,一次点乘运算只需413．28us。     

基于FPGA的LDPC编码设计

针对低密度奇偶校验码（简称LDPC码）的直接编码运算量较大、复杂度高,根据Richardson和Urbanke（RU）建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成。在QuartusⅡ7．2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程。结果表明：此方案在保证高效可靠传输的同时降低了实现的复杂度。这种编码方案可灵活应用于不同的校验矩阵日,码长和码率的系统中。     

一种宽带抗干扰信号的仿真及其FPGA实现

正交码时分多子信道扩潜调制信号是一种新的宽带抗干扰信号,其频谱具有类高斯白噪声特性。文章首先介绍了系统的Systemview仿真模型及仿真结果,在此基础上,基于软件无线电的思想,提出了该信号接收模块的设计方法,并从硬件实现的角度较详细地阐述了该信号数字中频接收模块的原理与FPGA的实现方案。仿真结果证明了该方案的可行性和有效性。     

基于FPGA的OS-CFAR设计与实现

有序统计恒虚警率处理(OS-CFAR)是现代雷达信号处理的一种重要方法。本文首先简要介绍了OS-CFAR的算法模型,其次通过对数据流的分析,依据OS-CFAR算法的特点,提出一种基于FPGA的实现方案,并详细阐述了用FPGA实现OS-CFAR的两个关键技巧,最后给出了实现结果。     

一种基于改进型存储结构OSD芯片的设计与实现

本文针对中低端液晶显示系统,设计了一种基于改进型存储结构的字符型数字在屏显示（OSD）发生器。采用三行三列的邻域运算生成字符边框,改进了现有字符发生器的存储结构,可以在一个时钟周期内同时读取三行字符点阵数据,产生字符边框,避免在芯片内部使用多个时钟,降低芯片设计复杂性。该设计经过FPGA验证和流片测试,工作稳定可靠,已经成功应用于便携式液晶显示DVD播放机和数码相框。     

FPGA上抗侧信道攻击的密码算法实现

密码算法在运行时可能会受到侧信道攻击,抗侧信道攻击的FPGA密码算法实现是目前研究的一个热点。通过随机数保护关键数据的S盒移位掩码法被认为是一种有效的防御手段。采用该方式实现的密码算法在提高运行安全性的同时,可能会带来硬件资源开销的增加及加解密速度的降低。通过对SM4算法的实现表明,采用合适的实现方式时S盒移位掩码法抗侧信道攻击实现对算法硬件资源开销及加解密速度影响不是太大,具有一定的实用价值。     

基于现场可编程门阵列的单载波频域均衡系统

利用Xilinx公司的FPGA器件,实现单载波频域均衡的算法。针对实现过程中资源消耗较多的问题,提出了基于快速傅里叶变换/逆快速傅里叶变换的突发实现方法和除法的查找表实现方法,并通过集成软件环境(ISE)软件内嵌的综合工具对整个系统进行综合,查看在使用此2种实现方法时的现场可编程门阵列内部的资源消耗,并将其与使用传统方法时的资源消耗情况进行对比,从而证实了此2种实现方法对资源的节约,同时对频域均衡系统进行了仿真,验证了方案的可行性。     

大时宽带宽雷达信号高速脉压技术研究

以大时宽带宽雷达应用为背景,提出利用FPGA完成高速脉冲压缩的方案。对双通道正交和FPGA实现频域脉压作了详细分析。结果表明,该技术对大时宽带宽雷达实时得到高分辨一维距离像（HRRP）有重要意义。     

一种低复杂度直扩信号伪码捕获增强方法

基于串行累加抵消结构,提出了一种简单的多符号相干累加方案。该方案可用于直扩通信系统接收机中,以提高相关峰的检测信噪比和伪码捕获概率。分析了多符号相干累加器增强直扩信号伪码捕获性能的基本原理,讨论了所提方案的设计思路和实现问题。计算机仿真和FPGA实现证明,与经典的并行分级相加累加器相比,所提方案在不降低伪码捕获性能的基础上,具有非常低的硬件复杂度,且输出时延较小。     

MFSK调制电路的FPGA设计与仿真

频移键控(FSK)是用不同频率的载波来传递数字信号,并用数字基带信号控制载波信号的频率。笔者提出了一种基于DDS(Digital Direct Synthesizer)技术的MFSK调制器的FPGA实现方案,并根据DSP开发工具DSP Builder的优点,采用VHDL文本与Simulink模型图相结合的方法进行了FPGA设计与仿真。仿真结果验证了设计的正确性及可行性。