带寄生及匹配约束的CMOS模拟电路模块的STACK生成优化方法

模拟电路的性能紧密依赖于版图的寄生参数和匹配特性 .提出了用以描述分布式的寄生电容和由于工艺梯度变化而产生的寄生参数不匹配以及 STACK内连线的不匹配的模型 .基于该模型 ,一种新的 STACK生成方法用来控制版图的寄生参数和匹配特性 ,优化 STACK的形状和确保为所给出的模拟电路模块生成相映的欧拉图 .一个 OPA电路的例子说明了所提出的版图优化方法可以提高诸如单位增益带宽和相位余量等电路性能     

CMOS电路的二维优化单元版图的自动生成

本文介绍了一种大规模集成电路基本单元版图自动生成的二维优化新算法，与传统的一维算法如栅矩阵，扩散链法相比，用新方法可以得到更紧凑的版图设计。     

具有边界约束的LSI模块版图自动生成系统

本文介绍了一个具有边界约束的大规模集成电路模块版图自动生成系统（ＡＭＧＣ）。ＡＭＧＣ的输入为模块的电路网表，输出为模块的ＣＭＯＳ版图数据。由ＡＭＧＣ自动生成的版图既符合用户的设计规则，也符合模块输入输出端口位置及长宽比等用户给出的约束条件。     

浅谈CMOS模拟集成电路版图设计的器件匹配方法

基于模拟集成电路版图设计中的器件不匹配问题,对版图设计中的器件匹配的方法、技巧以及需要注意的问题进行总结,并结合一个运放的版图设计实例详细阐述了版图设计的基本器件匹配方法与技巧。     

CMOS电路结构中的闩锁效应及其防止措施研究

CMOS Scaling理论下器件特征尺寸越来越小,这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应,这种寄生的双极晶体管一旦被外界条件触发,会在电源与地之间形成大电流通路,导致器件失效。文章首先分析了CMOS电路结构中效应的产生机理及其触发方式,得到了避免闩锁效应的条件。然后通过对这些条件进行分析,从版图设计和工艺等方面考虑如何抑制闩锁效应。最后介绍了几种抑制闩锁效应的关键技术方案。     

硅栅CMOS电路版图设计规则检查全面性探讨

文章指出了电路版图设计规则检查中经常遗漏的项目,并给出了编写检查这些项目的语句及技巧。就如何编写一个好的设计规则检查指令文件提出了建议。     

一种高性能CMOS带隙电路的设计

文章提出一种CMOS带隙参考源（BGR）电路设计，它可以在很宽的电压范围内有效的工作，能够在12．8V，10V范围内实现稳定工作，抗干扰能力强，结构相对简单，由CMOS运放，二极管以及电阻组成，用常规的0．6um CMOS工艺制作，在模拟环境下仿真结果表明其最小工作电压为2．75V，完全能够满足锁相环设计的要求。     

模拟电路的模块级故障诊断

本文以多端口元件或子网络为基本单元，提出了一种模块级故障诊断方案，这种方案的故障模型更符合电路的实际情况，因而具有更广泛的实际意义，文中首先推导了模块故障诊断议程，并对模块故障可测性问题进行了一般性讨论。然后，给出了模块故障可测的几个拓扑条件，并通过定义广义独立通路使这些拓扑条件适用于一般的非互易网络。     

基于神经网络的模拟电路故障诊断优化近似方法

本文提出了线性电阻电路故障诊断的一种神经网络优化方法。其基本思想是应用Ｈｏｐｆｉｅｌｄ网络原理来处理Ｌ１范数问题，以此来进行诊断。对实例的计算证明此法是可行的。     

模拟电路优化设计理论与关键技术研究

模拟电路在作业过程中中会出现多种故障,解决这些故障并对模拟电路进行优化,是开展模拟电路后续工作的基础.文章在解决故障的基础上对模拟电路进行优化设计,从物理综合和结构级综合两个方面介绍了模拟集成电路优化综合流程;从基础优化、版图优化、知识优化等方面分析了模拟集成电路优化设计关键技术,旨在为模拟电路优化以及日常故障诊断等提...