低功耗、高性能RISC-Ⅴ处理器的研究与设计

针对嵌入式物联网设备对处理器小面积、低功耗、高性能的需求,提出一种顺序发射、乱序执行、乱序写回的三级流水线结构,设计了一款基于开源RISC-Ⅴ指令集的32位低功耗高性能处理器,支持RISC-Ⅴ基本整数运算、乘除法指令集,采用WFI休眠指令与时钟门控技术实现休眠模式.在VCS环境下验证了处理器的逻辑功能,通过SMIC 110 nm工艺库在DC环境下完成了逻辑综合,得到了处理器功耗为0.21 mW,面积开销为20.5k个逻辑门,最后通过运行Core Mark跑分程序测试处理器性能,指令执行速度为2.54 CoreMark/MHz.验证结果表明,本设计同时兼顾了处理器功耗与性能,可以很好地应用于小面积、低功耗、高性能的嵌入式场景.     

基于AHB总线的RISC-V微处理器设计与实现

在嵌入式应用中,为了满足小面积低功耗的设计需求,设计了一种支持RISC-V指令集架构的微处理器,系统采用2级流水结构,实现了RV32IMAC指令集。处理器采用AHB总线作为片上互连总线,可方便调用外部IP核进行功能拓展。在VCS环境下验证了该微处理器的逻辑功能,仿真结果表明该微处理器能够正常稳定运行。在面积、功耗和性能等方面与蜂鸟E203处理器以及ARM Cortex-M系列处理器进行了对比,该设计比蜂鸟E203处理器面积小了6%,功耗和性能上与Cortex-M0处理器相当。分析结果表明该处理器较适合在小面积、低功耗的嵌入式应用领域进行开发。     

基于FPGA快速实现定制化RISC-V处理器

随着RISC-V指令集的流行,出现了一批应用于IoT智能硬件、嵌入式系统、人工智能芯片、安全设备及高性能计算等不同领域的开源和商业IP软核。性能、功耗和面积三者之间的平衡需要指令集可裁剪、易扩展,以及软件开发环境的配套支持。为此,按照增加自定义指令、扩展ALU功能单元、连接控制信号和数据通路、FPGA原型验证、定制交叉编译环境和应用程序测试的流程,基于FPGA快速实现了定制化RISC-V处理器。以加速矩阵运算为例,基于FPGA在开源IP蜂鸟E203上设计了一条计算向量内积的自定义指令,并在FPGA上进行了原型验证。应用测试程序表明,定制化的RISC-V处理器的计算性能有显著提升,矩阵乘法运算的性能加速比达到了5.3~7.6。     

基于RISC-V浮点指令集FPU的研究与设计

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求。将浮点处理器与一款开源处理器核蜂鸟E203集成,使用SMIC 0.18工艺库完成了逻辑综合,并在FPGA上对设计进行了测试。结果表明,该浮点处理器的逻辑门数仅为24 200,吞吐量为150 MFLOPS,与已公开文献的设计方案相比,硬件面积分别减少7%、1.5%。综合运行频率可达100 MHz。     

RISC-V入门:使用LoFive开发板

引言 继ARM之后,RISC-V很可能是下一个主流的处理器.RISC-V是由RISC-V基金会[1]主导,指令集体系结构免许可证,并且可用于嵌入式处理器和计算机处理器.不过,目前RISC-V相关的开发板为数不多.Elek-tor的作者Tam Hanna决定开发一种低成本的"LoFive"开发板供测试与评估使用.     

用于IToF传感器的极低功耗RISC-V专用处理器设计

IToF深度探测技术是当前主流的3D感知实现方案之一，该技术的核心部件是IToF传感芯片。随着当今社会数字化与智能化进程的加快，各科技领域对IToF传感芯片的需求日益提高，然而IToF传感芯片产能的提升引起了由芯片运行所带来的功耗问题。针对IToF传感器设计一款基于第五代精简指令集架构（RISC-V）的极低功耗专用处理器IToF-miniRV。IToF-miniRV包含支持RV32I指令集、RV32M指令集和自定义IToF型指令的处理器，以及用于加速深度计算和光幅度运算的IToF硬件加速器。将IToF-miniRV处理器与蜂鸟E203、PULPissimo这两款开源的基于RISC-V的超低功耗处理器分别部署在Xilinx Zynq-7000芯片上，进行FPGA资源使用情况和运行功耗的对比实验，结果表明，相比蜂鸟E203和PULPissimo，IToF-miniRV处理器的FPGA资源使用率分别减少5.2和10.9个百分点，运行功耗分别下降37.6%和89.7%。     

兼容ARM Thumb指令的多指令集处理器技术研究

随着处理器的快速发展,RISC-V的软件生态环境建设成为其在处理器市场中站稳脚跟的关键因素之一。二进制翻译是解决处理器二进制代码兼容性问题、为处理器生态环境建设获取时间成本的关键技术之一,但由于二进制翻译器难以以较低的功耗面积开销获得高效执行的二进制代码,使其无法广泛应用于嵌入式领域。针对二进制翻译器执行效率和功耗面积开销难以取得平衡的问题,采用硬件逻辑加速的方式处理ARMv7-M中条件执行指令、更新标志位指令以及桶形移位指令,并利用静态二进制翻译器对ARMv7-M程序进行IT Block分裂、地址重计算及指令映射后生成RISC-V二进制代码,以此支持ARMv7-M的各类指令。基于开源内核CV32E40P设计了一个支持ARMv7-M的处理器内核,结果表明,运行ARMv7-M程序的平均性能能够达到直接运行RISC-V程序性能的137%,与纯软件二进制翻译支持ARMv7-M相比,该处理器核运行ARMv7-M程序的性能提升了5.59倍。     

RISC-V MCU的FreeRTOS移植与应用开发

具有相同的RISC-V指令集的处理器实现并不相同.本文将针对基于RISC-V开源指令集的处理器芯片GD32VF103 MCU,介绍FreeRTOS在IAR EWRISC-V编译和开发环境下的移植过程.采用RTOS后,嵌入式系统很难监控系统的运行时行为、发现应用存在的问题,本文基于Tracealyzer分析工具直观地跟踪...     

基于LLVM的RISC-V自定义扩展指令支持方法

RISC-V指令集架构具有模块化、可扩展等特性.基于RISC-V架构的处理器,可以在整数指令集的基础之上,有选择地支持官方标准指令集扩展,以及非标准的用户自定义指令集扩展.这也意味着,对于每个新增的自定义扩展指令集,用户都需要自己在编译工具链中实现相应支持.通过分析LLVM编译框架,研究RISC-V自定义扩展指令支持的通用方法,并以玄铁C910自定义指令集为例进行实现和验证.为基于LLVM基础架构的RISC-V自定义指令集扩展研究与实现提供借鉴.     

RISC-V指令集架构研究综述

指令集作为软硬件之间的接口规范,是信息技术生态的起始原点.RISC-V是计算机体系结构走向开放的必然产物,其出现为系统研究领域带来了新的思路,即系统软件问题的研究深度可以进一步向下延伸至指令集架构,从而拓展甚至颠覆软件领域的“全栈”概念.对近年来RISC-V指令集架构相关的研究成果进行了综述.首先介绍了RISC-V指令集的发展现状,指出开展RISC-V研究应重点关注的指令集范围.然后分析了RISC-V处理器设计要点和适用范围.同时,围绕RISC-V系统设计问题,从指令集、功能实现、性能提升、安全策略这4个方面,论述了RISC-V处理器基本的研究思路,并分析了近年来的研究成果.最后借助具体的研究案例,阐述了RISC-V在领域应用的价值,并展望了RISC-V架构后续研究的可能切入点和未来发展方向.     

Evaluation and choice of various brånch predictors for low-power embedded processor

Power is an important design constraint in embedded computing systems. To meet the power constraint, microarchitecture and hardware designed to achieve high performance need to be revisited, from both performance and power angles. This paper studies one of them: branch predictor. As well known, branch prediction is critical to exploit instruction level parallelism effectively, but may incur additional power consumption due to the hardware resource dedicated for branch prediction and the extra power consumed on mispredicted branches. This paper explores the design space of branch prediction mechanisms and tries to find the most beneficial one to realize low-power embedded processor. The sample processor studied is Godson-like processor, which is a dual-issue, out-of-order processor with deep pipeline, supporting MIPS instruction set.     

Evaluation and Choice of Various Branch Predictors for Low-Power Embedded Processor

Power is an important design constraint in embedded computing systems.To meet the power constraint,microarchitecture and hardware designed to achieve high performance need to be revisited,from both performance and power angles.This paper studies one of them:branch predictor.As well known,branch prediction is critical to exploit instruction level parallelism effectively,but may incur additional power consumption due to the hardware resource dedicated for branch prediction and the extra power consumed on mispredicted branches.This paper explores the design space of branch prediction mechanisms and tries to find the most beneficial one to realiz elow-power embedded processor.The sample processor studied is Godson-like processor,which is adual-issue,out-of-order processor with deep pipeline,supporting MIPS instruction set.     

RV16: An Ultra-Low-Cost Embedded RISC-V Processor Core

Embedded and Internet of Things (IoT) devices have extremely strict requirements on the area and power consumption of the processor because of the limitation on its working environment. To reduce the overhead of the embedded processor as much as possible, this paper designs and implements a configurable 32-bit in-order RISC-V processor core based on the 16-bit data path and units, named RV16. The evaluation results show that, compared with the traditional 32-bit RISC-V processor with similar features, RV16 consumes fewer hardware resources and less power consumption. The maximum performance of RV16 running Dhrystone and CoreMark benchmarks is 0.92 DMIPS/MHz and 1.51 CoreMark/MHz, respectively, reaching 75% and 71% of traditional 32-bit processors, respectively. Moreover, a properly configured RV16 running program also consumes less energy than a traditional 32-bit processor.     

基于RISC-V的卷积神经网络专用指令集处理器

针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络（CNN）专用指令集处理器。通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,提高终端设备能效。在此过程中,配置CNN各层信息控制加速器进行分组运算,以适应不同大小的输入数据,同时调整加速器的数据通路,对耗时操作进行单独或结合运算,以适应不同的轻量化网络。FPGA平台验证结果表明,该处理器在100 MHz工作频率下推理SqueezeNet网络,耗时约40.89 ms,功耗为1.966 W,较手机处理器单核计算速度更快,与AMD Ryzen7 3700X、NVIDIA RTX2070 Super和Qualcomm Snapdragon 835平台相比,其消耗资源少、功耗低,在性能功耗比上也具有优势。     

面向IoT终端设备的RISC-V微控制器设计与分析

随着通信、芯片等技术的不断发展,以及现在提出的万物互联的概念,物联网将迎来一个大的发展;其中 IoT 终端设备的研究是重中之重.应用于 IoT的终端设备不仅需要在几 mW的功率范围内工作,而且需要灵活的计算能力.这就要求应用于 IoT 终端设备的处理器能实现更高的能效比.本文设计了一款基于 RISC-V 指令集的微控制器,首先详细介绍了该RISC-V 微控制器的微结构、存储子系统和RISC-V 指令集架构;最后在VCS 验证环境中验证了该微控制器的逻辑功能.     

基于MIPS指令集的超标量和超长指令字混合架构处理器设计

针对嵌入式和移动设备对处理器高性能低功耗日趋强烈的要求,提出一种基于MIPS指令集的顺序超标量和超长指令字混合架构处理器设计方案,便于以同构多核架构代替目前业界普遍采用的CPU与DSP异构结构,降低功耗面积,同时以VLIW模式获得较好的DSP性能。在PD（Processor Designer）平台下以LISA语言建立处理器的周期精度软件模拟器,通用性能和DSP性能分别由dhrystone、coremark基准测试程序及EEMBC的telecom测试程序进行验证。测试结果表明该设计以较低的硬件开销通过混合架构获得较高的数字信号处理性能,在高性能低功耗的处理器应用场景中拥有良好的适用性。