使用可进化核在线进化算法级数字硬件系统

提出一种基于可进化实时可参数化核(RTP核)的算法级数字硬件在线进化设计方法,可根据用户设计实时改变软IP核的功能.给出可进化RTP核的概念和模型,并以HDB3编码器设计为例,给出可进化RTP核的进化设计方法和基于可进化RTP核的数字系统设计方法.使用可进化RTP核可以实现任意算法级数字硬件系统的在线进化、自适应与自修复,为进化硬件的工程应用提供了一种可行的实现方法.     

基于函数级FPGA原型的硬件内部进化

电路进化设计是现阶段可进化硬件（EHW）研究的重点内容，针对制约进化设计能力的主要“瓶颈”，该文提出并讨论了一种简洁高效的内部进化方法，包括基于函数变换的染色体高效编码方案，与之配套的函数级FPGA原型和进化实验平台以及在线评估与遗传数自适应方法等，交通灯控制器，4位可级联比较器等相对复杂且具应用价值的电路的成功进化，证明该方法适用于组合，时序电路的进化设计，并可显著地减少运算量，提高进化设计的速度和规模。     

基于基因表达式的演化硬件进化和优化算法

电路进化设计是可进化硬件研究的重要内容．针对电路进化设计做了如下工作：(1)融合了数据挖掘、基因表达式编程与传统电路进化技术,提出两阶段电路进化方法．该方法包括基于表达式树遗传编程进化算法的电路进化阶段和基于挖掘频繁数字电路算法的电路优化阶段。(2)给出了详尽的实验．实验表明6次多项式函数发现的平均进化代数为442代、乘法器电路的平均进化代数为2292代．比笛卡尔遗传编程和NEHF(Novel Evolvable Hardware Framework)快6倍以上．用MFDC对乘法器电路进化结果进行挖掘后,得到了比传统电路更有效的乘法器电路。     

基于FPGA的永磁同步电机转子位置的估算

设计了一种永磁同步电机(PMSM)转子位置估算的算法及数字电路实现方案,并给出了硬件描述语言VHDL的描述,最后在可编程逻辑器件FPGA上完成了布局布线和时序验证.实验结果表明能够获得较高的位置精度.     

基于模糊规则和动态蚁群贝叶斯网络的无人作战飞机态势评估

为解决无人作战飞机复杂环境下的态势评估难题,阐述了蚁群优化和贝叶斯网络基本原理和数学模型,设计了一种基于模糊规则和动态蚁群贝叶斯网络的无人作战飞机态势评估方法.该方法通过蚁群贝叶斯网络把不完备数据转换成完备数据,从而大大简化了学习的复杂度, 并保证算法能够向好的结构不断进化.利用模糊逻辑改进动态蚁群贝叶斯网络算法,引入基于模糊语言和规则的专家经验,结合单值评估结果与概率向量,评价了不同时刻无人作战飞机的行为能力等级,能够提高态势评估方法的智能性并应用于工程实际.通过仿真实验验证了该方法在解决复杂作战环境下无人作战飞机态势评估问题时的可行性和有效性.     

一种染色体编码新方法的硬件进化

提出了基于FPLA的染色体编码及在此基础上的并行硬件进化方法.该编码方式以与或非门为基本单元,进化时将电路编码染色体按逻辑门分解,进行适应度计算时采用分解逆过程使染色体合并,可以有效缩短进化时间,有利于大规模复杂电路的进化.以4位二进制码转换为格雷码的电路为例进行试验,该方法在20次实验中平均速度提高了32.25％.为...     

基于Scilab的数字电路设计工具设计

设计和开发了一种基于Scilab的数字电路设计工具,该系统利用Scilab的SCICOS引擎,可以完成数字电路模型的建模、仿真直至VHDL代码生成。给出了系统在Scilab环境中二次开发编程的设计和实现过程。最后给出了一个利用该系统设计和验证数字电路的应用实例。     

一个有效的逻辑设计验证系统

随着 VLSI 技术的发展,逻辑模拟在数字系统的设计中占有越来越重要的地位,已经成为不可缺少的工具。本文给出了一个有效的、实用化的设计验证系统的 GFLS,它是一个多级混合的逻辑模拟系统。文中系统地讨论了 GFLC 的功能、特色,采用的模拟模型,硬件描述语言 GFHDL,如何利用它辅助数字电路的设计,以及性能效率和应用情况等。     

基于差分进化的复杂软件系统动态可靠性分配

现有关于复杂软件系统可靠性分配的研究均基于结构固定的软件系统,而实际情况中软件系统结构往往不固定。针对这一矛盾,构建复杂软件系统动态可靠性分配优化模型,并基于差分进化设计复杂软件系统动态可靠性分配算法。在系统结构发生变化时,首先基于D-S证据理论对系统中各模块的全局权重重新进行评估,并考虑变化前后系统的关联性,在差分进化生成初始种群时保留了部分历史解。最后,通过仿真实验分析验证了所提方法的有效性。     

基于机器学习的CPS系统可靠性在线评估方法

为了对CPS系统可靠性进行有效分析与量化,提出了一种实时的CPS可靠性自动在线评估方法,该方法采用机器学习思想构建了评估框架,设计了在线排队算法,实现了对CPS可靠性的实时在线分析与评估,并能及时采取预防措施,确保系统正常无间断运行,极大地提高了系统可靠性。仿真实验结果验证了评估方法的有效性及广泛的应用前景。     

Generalized disjunction decomposition for evolvable hardware.

Evolvable hardware (EHW) refers to self-reconfiguration hardware design, where the configuration is under the control of an evolutionary algorithm (EA). One of the main difficulties in using EHW to solve real-world problems is scalability, which limits the size of the circuit that may be evolved. This paper outlines a new type of decomposition strategy for EHW, the "generalized disjunction decomposition" (GDD), which allows the evolution of large circuits. The proposed method has been extensively tested, not only with multipliers and parity bit problems traditionally used in the EHW community, but also with logic circuits taken from the Microelectronics Center of North Carolina (MCNC) benchmark library and randomly generated circuits. In order to achieve statistically relevant results, each analyzed logic circuit has been evolved 100 times, and the average of these results is presented and compared with other EHW techniques. This approach is necessary because of the probabilistic nature of EA; the same logic circuit may not be solved in the same way if tested several times. The proposed method has been examined in an extrinsic EHW system using the (1 + lambda) evolution strategy. The results obtained demonstrate that GDD significantly improves the evolution of logic circuits in terms of the number of generations, reduces computational time as it is able to reduce the required time for a single iteration of the EA, and enables the evolution of larger circuits never before evolved. In addition to the proposed method, a short overview of EHW systems together with the most recent applications in electrical circuit design is provided.     

A three-step decomposition method for the evolutionary design of sequential logic circuits

Evolvable hardware (EHW) refers to an automatic circuit design approach, which employs evolutionary algorithms (EAs) to generate the configurations of the programmable devices. The scalability is one of the main obstacles preventing EHW from being applied to real-world applications. Several techniques have been proposed to overcome the scalability problem. One of them is to decompose the whole circuit into several small evolvable sub-circuits. However, current techniques for scalability are mainly used to evolve combinational logic circuits. In this paper, in order to decompose a sequential logic circuit, the state decomposition, output decomposition and input decomposition are united as a three-step decomposition method (3SD). A novel extrinsic EHW system, namely 3SD–ES, which combines the 3SD method with the (μ, λ) ES (evolution strategy), is proposed, and is used for the evolutionary designing of larger sequential logic circuits. The proposed extrinsic EHW system is tested extensively on sequential logic circuits taken from the Microelectronics Center of North Carolina (MCNC) benchmark library. The results demonstrate that 3SD–ES has much better performance in terms of scalability. It enables the evolutionary designing of larger sequential circuits than have ever been evolved before.     

A projection-based decomposition for the scalability of evolvable hardware

Scalability is a main and urgent problem in evolvable hardware (EHW) field. For the design of large circuits, an EHW method with a decomposition strategy is able to successfully find a solution, but requires a large complexity and evolution time. This study aims to optimize the decomposition on large-scale circuits so that it provides a solution for the EHW method to scalability and improves the efficiency. This paper proposes a projection-based decomposition (PD), together with Cartesian genetic programming (CGP) as an EHW system namely PD-CGP, to design relatively large circuits. PD gradually decomposes a Boolean function by adaptively projecting it onto the property of variables, which makes the complexity and number of sub-logic blocks minimized. CGP employs an evolutionary strategy to search for the simple and compact solutions of these sub-blocks. The benchmark circuits from the MCNC library, \(n\)-parity circuits, and arithmetic circuits are used in the experiment to prove the ability of PD-CGP in solving scalability and efficiency. The results illustrate that PD-CGP is superior to 3SD-ES in evolving large circuits in terms of complexity reduction. PD-CGP also outperforms GDD+GA in evolving relatively large arithmetic circuits. Additionally, PD-CGP successfully evolves larger \(n\)-even-parity and arithmetic circuits, which have not done by other approaches.     

基于FPGA的数字电路进化设计与实现

针对目前演化硬件研究中的关键问题:电路的数学表示方法、遗传算法和快速重构硬件平台,文章建立了一个用于描述数字电路的电路网络演化模型;设计了矩阵组编码算子,改进了精英保留策略;最后基于虚拟可重构技术在FPGA中建立了一个适于演化操作的硬件平台,实现了数字电路的内部进化;实验结果验证了该模型的可行性与有效性,采用的矩阵组编码算子在(8,8,8,4)演化区域内显著提高了电路演化的速度,为演化硬件的进一步发展了提供新的方法。     

一种基于GEP的演化硬件复杂电路优化算法

演化硬件是近年来新兴的研究热点,它是演化算法和可编程逻辑器件相结合而形成的硬件设计新方法。在演化硬件中门电路的优化设计是一个重要的研究领域。提出一种新的基于基因表达式程序设计（GEP）的算法来进行复杂优化电路的设计,通过仿真实验表明,该算法不仅收敛速度快,而且还能利用该算法优化大规模的门电路,克服了传统优化方法的求解速度慢甚至不收敛等缺点。该算法较传统的电路优化方法更简单、更高效。     

基于信息论的时序电路演化设计

时序电路由于存在反馈连接,因此是数字型演化硬件研究中的难点问题。为此,对时序电路的演化设计方法进行改进,提出一种针对时序电路演化的虚拟可重构平台,阐述在此平台上演化时序电路的方法。基于信息论改进电路的适应度评估方法,以目标函数和电路实测输出之间的信息熵设计适应度评估函数。实验结果表明,该方法具有较好的稳定性和全局寻优能力。     

基于类神经网络模型的电路演化实现方法

为解决目前数字型演化硬件研究中存在的电路编码困难问题,提出一个可用矩阵形式描述组合电路的类神经网络门级电路模型,讨论在此模型上进行电路编码的具体方法.根据编码矩阵特点,对标准遗传算法进行改进,设计遗传操作算子、适应度评估方法等.通过无刷直流电动机电子换相电路的成功演化实例,验证了采用矩阵编码和改进遗传算法实现数字电路演...     

使用常规IC的演化硬件电路设计实例

在讨论了EHW运行机制及其在一般硬件实验环境中所面临问题的基础上，具体针对一种分频电路进行了基于常规计算设备和普通TTL芯片的演化研究和具体实现，进而完成了能以闭环方式进行系统演化的实验环境；运行结果表明，该方式既从原理上保留了演化硬件的全部特点，又在一定程度上摆脱了对FPGA等类型可编程芯片和相关软件环境的依赖，可以在此基础之上有效地进行多种演化策略和演化方式的研究，具有一定的实用价值。     

硬件演化原理及实现方法研究

文章对基于Virtex系列FPGA的硬件外部演化技术进行了研究，对演化算法的流程进行了分析，介绍了演化硬件的概念、原理、JBits API软件以及Virtex器件结构。基于JBits软件，采用外部演化的方式对电路进行演化，并通过仿真实例证明了这种方法的有效性。     

模拟电路的多目标优化与演化设计

对模拟电路设计中涉及的多个目标进行了定义与量化,并针对这些目标提出一种面向模拟电路演化设计的多目标遗传算法,该方法利用非支配排序和适应值共享策略来提高搜索方向的空间均匀性,引入基于电路构造指令的编码方案来支持电路自动生成和提高电路演化的效率,并且该编码方案也同样适用于数字电路。利用协同演化的适应值评估策略来增强种群的学习能力,提高演化效率。实验结果表明,该方法可以设计出更实用、简单的模拟电路。