动态时序分析及其在纳米级IC设计中的应用

文章讨论了动态时序分析算法及其在纳米级IC设计中的应用.首先,针对静态敏化算法存在的静态伪路径(Static False Path)问题,提出了动态敏化算法,分析了静态敏化和动态敏化的关系.最后讨论了在电源噪声和串扰噪声影响下的动态时序分析.实验结果表明,串扰噪声条件下的动态时序分析结果比静态时序分析给出的保守结果准确得多.     

深亚微米ASIC设计中的静态时序分析

随着集成电路的飞速发展,芯片能否进行全面成功的静态时序分析已成为其保证是否能正常工作的关键.描述了静态时序分析的原理,并以准同步数字系列(PDH)传输系统中16路E1 EoPDH(ethemet over PDH)转换器芯片为例,详细介绍了针对时钟定义、端口约束等关键问题的时序约束策略.结果表明,静态时序分析对该芯片的时序收敛进行了很好的验证.     

静态时序分析在高速FPGA设计中的应用

介绍了采用STA(静态时序分析)对FPGA(现场可编程门阵列)设计进行时序验证的基本原理,并介绍了几种与STA相关联的时序约束.针对时序不满足的情况,提出了几种常用的促进时序收敛的方法.结合设计实例,阐明了STA在高速、大规模FPGA开发中的应用.实践表明,随着数字设计复杂度的增加,在后端的时序验证环节,与传统的动态门级时序仿真相比,采用STA方法的优势在于可以全面、高效地完成验证任务.     

ASIC设计中的静态时序分析技术

随着工艺线宽的减小,时序问题开始主导集成电路设计。为了解决全芯片的互连延时,需要全芯片分析和优化。PrimeTime 是Synopsys 公司全芯片和门级静态时序分析工具。PrimeTime 用来分析大型同步数字专用集成电路。静态时序分析是一种彻底的分析、调试、验证设计的方法。     

深亚微米ASIC设计中的时序约束与静态时序分析

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束,并自始至终使用这些约束条件来驱动电路设计软件的工作.文中介绍了设计中所需考虑的各种时序约束,并以同步数字系列(SDH)传输系统中8路VC12-VC4 E1映射电路设计为例,详细说明了设计中所采用的时序约束,并通过静态时序分析(STA)方法使电路时序收敛得到了很好的验证.     

数字电路教学中的时序分析

时序分析在数字电路的设计中有非常重要的作用.本文对数字电路中时序分析的一些基本概念作了简单介绍.在讲授数字电路课程时,这些基本概念也可以作为对教材中基本内容的一种补充,学生能够对数字电路中的时序分析有一个比较清楚的认识.同时,由于目前许多广泛使用的EDA工具中都大量使用这些基本概念,我们认为,掌握这些基本概念,将会对学生了解EDA工具、完成数字电路实验以及从事具体的工作有较大的帮助.     

静态时序分析在100M以太网卡控制芯片设计中的应用

本文介绍了用于数字集成电路设计验证的静态时序分析的基本原理，并以100M以太网卡控制芯片设计为例，具体描述了静态时序分析在该网卡控制芯片中的应用。     

SoC静态时序分析中时序约束策略的研究及实例

文章简要描述了静态时序分析的原理，并在一款音频处理SoC芯片的验证过程中，详细介绍了针对时钟定义、多时钟域、端口信号等关键问题的时序约束策略。实践结果表明，静态时序分析很好地满足了该芯片的验证要求．而且比传统的动态验证效率更高。     

静态时序分析平台

时序分析平台Tekton可在不牺牲精度的前提下较传统工具大幅提高容量,显著缩短运行时间,可以在低成本硬件上有效运行多场景分析。为解决40nm及40nm以下设计团队所面临的时序收敛问题,Tekton支持Advanced0CV（A-OCV）容限降低技术。通过将A-OCV纳入时序收敛流程,设计团队能够最大程度降低可导致投片进度拖延并加大晶粒尺寸的全局悲观容限。     

片上系统芯片设计与静态时序分析

提出了一种考虑了布线延迟的片上系统设计流程,并运用一个新的、全芯片的、门级静态时序分析工具支持片上系统设计。实例设计表明,该设计方法能使设计者得到更能反映实际版图的延迟值,验证结果更完整、准确,从而大大加快芯片设计的周期。     

双频双模导航基带芯片的静态时序分析

针对一款双频双模导航基带芯片的ASIC设计,提出一种多异步时钟域的时序约束设计方法,并通过设置虚假路径、多周期路径和修正建立保持时间违例的方法,优化了时序。最终使芯片满足系统时序要求,通过了静态时序验证,为芯片流片提供了可靠保证。     

基于TQ时序分析器的时序分析和约束

静态时序分析是FPGA系统设计中最常用的分析、调试时序性能的方法和工具,TimeQuest（TQ）时序分析器作为Altera公司的第二代静态时序分析器,得到了业界广泛的应用和关注。本文在解释了何为静态时序分析的基础上,介绍了基于TQ的时序分析和约束。     

TA-PSV—Timing Analysis for Partially Specified Vectors

We propose a new concept-timing analysis for partially specified vectors (TA-PSV)-that enables the computation of tight timing windows. At one extreme, when the vectors are completely unspecified, TA-PSV reduces to static timing analysis (STA). At the other extreme, when the vectors are completely specified, TA-PSV performs timing simulation (TS). We present a systematic approach to construct a computationally feasible TA-PSV framework using a delay model that captures simultaneous to-controlling switching effects. We also demonstrate how TA-PSV can improve timing validation and also that TA-PSV significantly improves efficiency of timing-oriented test generation by reducing the search space.