MPLS技术及标准化进展

多协议标记交换(MPLS)技术作为一种新兴的路由交换技术，越来越受到业界的关注。MPLS技术是结合二层交换和三层路由的L2／L3集成数据传输技术，它不仅支持网络层的多种协议，还可以兼容第二层上的多种链路层技术。采用MPLS技术的IP路由器以及ATM、FR交换机统称为标记交换路由器(LSR)，使用LSR的网络相对简化了网络层复杂度，兼容现有的主流网络技术，降低了网络升级的成本。此外，业界还普遍看好用MPLS提供VPN服务，实现负载均衡的网络流量工程。     

一种用于MPLS交换的10G以太网线路接口卡的设计

10G以太网是未来最重要的城域网技术之一，将其和多协议标签交换路由器结合在一起，可以构建一个简单、高效、低成本、提供差分服务和流量工程管理的城域网架构。而在10G以太网接入的MPLS路由器技术中，线路接口卡的设计是非常关键而目前又研究很少的部分。本文提出了一种基于ATM交换背板的MPLS路由器中10G以太网线路接口卡的总体结构设计，并详述了各个模块的作用和工作细节，同时根据技术要求选取了所需的FPGA芯片和编译环境来实现。     

MPLSLDP的设计与实现

MPLS作为一种可以提供高性价比和多业务能力的技术，MPLS必将成为NGN(下一代网络)的关键技术之一。LDP(标签分发协议)作为MPLS主要信令协议之一，定义了一整套规程，LSR(标签交换路由器)通过这些规程来实现对于标签的分配、绑定和分发，从而支持MPLS沿着正常路由路径的转发。这篇论文中，我们将主要讨论MPLS LDP的设计与实现。     

MPLS VPN不同解决方案的比较分析

MPLS VPN是一种基于多协议标记交换(MPLS)技术的IP虚拟专用网络(VPN),是通过在网络路由和交换设备上应用MPLS技术,简化核心路由器的路由选择方式,并结合传统路由技术的标记交换来实现的.本文介绍了MPLS VPN的基本原理和发展现状,分析和比较了主要的2层(L2)和3层(L3)MPLS VPN技术.     

中国铁通开展MPLS VPN业务的分析

MPLS VPN是一种基于MPLS技术的IP虚拟专用网络(IPVPN),是在网络路由和交换设备上应用MPLS技术,简化核心路由器的路由选择方式,利用结合传统路由技术的标记交换实现的IP虚拟专用网络,可用来构造宽带的Intranet及Extranet,满足灵活的业务需求。     

MPLS宽带网络技术讲座 第1讲 MPLS网络体系结构

多协议标签交换（MPLS）是当前宽带通信领域的热点技术之一,它将第二层的交换和第三层的路由技术完美地结合起来。本文结合MPLS的几项核心技术,如标签,标签交换路由器,标签分发协议,标签交换路径等,对MPLS的体系结构进行分析和研究,同时结合这些核心技术进一步阐述了MPLS技术的特点。     

MPLS LDP的设计与实现

MPLS作为一种可以提供高性价比和多业务能力的技术，MPLS必将成为NGN(下一代网络)的关键技术之一。LDP(标签分发协议)作为MPLS主要信令协议之一，定义了一整套规程，LSR(标签交换路由器)通过这些规程来实现对于标签的分配、绑定和分发，从而支持MPLS沿着正常路由路径的转发。这篇论文中，我们将主要讨论MPLS LDP的设计与实现。     

MPLS网络核心交换设备——标签交换路由器

MPLS是目前业界公认的最好的IP与ATM结合技术,而标签交换路由器(LSR)是MPLS网络的核心交换设备。本文主要对LSR在MPLS网络中所具有的功能、原理和某些关键的网络犄性进行了描述和介绍,并提出了一种ATM-LSR的基本方案,分析了基于ATM来实现LSR所具有的优点。     

多协议标签交换（MPLS）路由器的设计

MPLS技术结合了IP和ATM的优点而适应网络发展的需要,本文着重介绍MPLS路由器的设计以供同行在设计高端路由器时参考。     

MPLS—VPN技术及市场

1 什么是MPLS-VPN MPLS-VPN是一种基于MPLS(MultiprotocolLabel Switching,多协议标记交换)技术的IP-VPN,是在网络路由和交换设备上应用MPLS技术、简化核心路由器的路由选择方式、利用结合传统路由技术的标记交换实现的IP虚拟专用网络(IP-VPN),可用来构造宽带的Intranet、Extranet,满足多种灵活的业务需求。     

Output-queued switch emulation by fabrics with limited memory

The output-queued (OQ) switch is often considered an ideal packet switching architecture for providing quality-of-service guarantees. Unfortunately, the high-speed memory requirements of the OQ switch prevent its use for large-scale devices. A previous result indicates that a crossbar switch fabric combined with lower speed input and output memory and two times speedup can exactly emulate an OQ switch; however, the complexity of the proposed centralized scheduling algorithms prevents scalability. This paper examines switch fabrics with limited memory and their ability to exactly emulate an OQ switch. The switch architecture of interest contains input queueing, fabric queueing, flow-control between the limited fabric buffers and the inputs, and output queueing. We present sufficient conditions that enable this combined input/fabric/output-queued switch with two times speedup to emulate a broad class of scheduling algorithms operating an OQ switch. Novel scheduling algorithms are then presented for the scalable buffered crossbar fabric. It is demonstrated that the addition of a small amount of memory at the crosspoints allows for distributed scheduling and significantly reduces scheduling complexity when compared with the memoryless crossbar fabric. We argue that a buffered crossbar system performing OQ switch emulation is feasible for OQ switch schedulers such as first-in-first-out, strict priority and earliest deadline first, and provides an attractive alternative to both crossbar switch fabrics and to the OQ switch architecture.     

Multiple channel selfrouting crossbar switch

A selfrouting crossbar switch with multiple channels per input and output ports has been designed in 2 mu m CMOS. It has a pipelined architecture which permits high speed path setup and arbitration. This crossbar is the building block for an asynchronous transfer mode (ATM) switch fabric using multiple channel delta networks with shared output buffers.<>     

Saturn: a terabit packet switch using dual round robin

Large input-output buffering with a moderate speedup has been widely considered as the most feasible solution for large-capacity switches. We propose a new terabit per second packet switch and call it the Saturn switch. It uses a simple dual round-robin arbitration scheme to schedule packets, and achieves high throughput and low statistical delay bound. It employs a bit-sliced crossbar fabric to switch packets at 10 Gb/s at inputs and outputs, and adopts a novel token-tunneling technique to arbitrate contending packets at high speed (e.g., within 10 ns), thus achieving a switch capacity of more than 1 Tb/s with existing electronic technology.     

用HIFN5NP4GS3网络处理器设计8Gbit/s线速路由器

介绍了使用5NP4GS3网络处理器设计的准交换结构8Gb／8线速路由器。HIFN公司的5NP4G3是OC-48级别网络处理器中综合性能最佳的一个芯片产品，准交换结构设计充分挖掘了这颗处理器能力，使设计具有很高的性价比。文章给出了路由器各个部分的设计，经过实际测试，证明了系统设计的正确性和可靠性。     

一种支持带宽预约的crossbar调度算法

由于受到存储器带宽的限制,目前宽带路由器一般采用输入缓冲的crossbar交换开关.支持带宽预约的开关调度算法对保证路由器的服务质量(QoS-Qualityof Service)十分重要.本文介绍一种支持带宽预约的crossbar交换开关调度算法——CISP(Configurable Input Serial Polling).该算法不但支持确保服务,而且硬件实现简单.     

超高性能路由器

文章简述了以太比特路由器为代表的超高性能路由器的发展背景和典型体系结构,详细介绍了超高性能路由器的主要技术指标吞吐量与转发率、延迟、报文重排序和路由抖动,并讨论了路由器软件、路由协议、队列管理算法、多协议标记交换、传输控制协议交换等超高性能路由器关键技术。     

片上网络路由器的交叉开关设计实现

交叉开关是片上网络路由器的关键部分。交叉开关的设计可以采用三态触发器或多路复用器实现。本文针对几种不同形式的交叉开关实现方案,比较了其面积和功耗的开销,同时设计了基于iSLIP算法的交叉开关调度机制。通过基本逻辑门搭建的多路复用器实现的交叉开关相比于采用三态门实现的交叉开关,在功耗、面积上有较大优势。采用iSLIP算法实现的片上网络交叉开关,具有最高的工作频率上限。     

高性能交换机最新调度算法分析

随着互连网络规模不断扩大，以及各种大数据量传输应用的出现，对核心路由器和交换内核的性能要求越来越高。本文综述了交换内核研究领域的发展情况，介绍了基于交叉开关内核的各种单播和组播调度算法，既回顾了早期的算法，又对较高的算法做了阐述，以及对这些算法的对比分析；同时也对最新发展和研究方向做了一下讨论。     

数据通信技术的发展与展望

简要介绍数据通信发展的一些关键技术，如移动数据、大容量路由器技术、多协议标记交换(MPLS)、IPv4向IPv6过渡等，并简要说明其发展趋势。     

A six-port 30-GB/s nonblocking router component usingpoint-to-point simultaneous bidirectional signaling for high-bandwidthinterconnects

This paper describes a high-speed six-port router component with a sustainable I/O bandwidth in excess of 30 GB/s. The device uses three distinct clock domains to connect low-speed processor and I/O nodes to a high-speed switch fabric capable of data rates of up to 6.4 Gb/s per wire on copper system interconnects. The router component is fabricated in 0.18-μm bulk CMOS technology. The 100-mm² device contains approximately 6.6 million transistors and consumes 21 W at a link transfer rate of 3.2 Gb/s and a supply voltage of 1.75 V. Integrated on a single component, the router core and the simultaneous bidirectional links form a building block useful in the realization of large high-bandwidth multiprocessor systems