动态可重构系统任务时域划分算法

为提高动态可重构系统的执行效率，提出了一种多目标优化的动态可重构系统任务时域划分方法.在可重构硬件资源约束条件下，将任务的数据流图划分成数个子模块.使用加权方法将子模块中的操作执行时间和模块间数据通信引起的延时统一为划分代价，根据每种延时在总代价中所占比例来选取优化的方向.通过建立就绪列表的方法，避免了划分过程中出现死锁问题，保证了各个操作正常的执行顺序.实验结果表明，该方法能够有效地提高应用算法在动态可重构结构上的执行速度.算法的时间复杂度为O(|V|2+|V||E|)（其中|V|为数据流图节点数，|E|为边数）.     

基于EAPR的动态部分可重构系统研究及实现

该文采用最新的基于EAPR的动态部分重构的方法,利用IP核构建片上系统的思想,设计出PowerPC405加FPGA的硬件平台设计可重构系统,FPGA采用CompactFlash配置方式,由硬核处理器PPC405控制内部配置访问接口实现动态部分可重构.该设计实现了硬件资源的时分复用,提高了FPGA的利用率,缩短了重配置时...     

FPGA在集成电路瞬态特性测试中的应用

通过一个典型的二阶系统为例介绍了FPGA在电路瞬态特性测试中的应用。系统以Xilinx公司的EXCD-1开发板为控制核心,由FPGA模块、键盘输入模块、液晶显示模块、数模转换模块、模数转换模块等功能模块组成。在设计方法上采用SOPC技术,大大提高了系统设计的灵活性和稳定性。本测量系统结构简单,并进行了抗干扰设计,使其具有较好的抗干扰能力,保证系统可靠工作。     

基于EAPR的FPGA局部动态重构实现

针对数字逻辑系统规模扩大出现的单片电路资源利用率下降的问题,提出了一种基于EAPR的FPGA局部动态重构实现方法.该方法结合EAPR设计思想和Virtex-5芯片的特点,通过ISE软件进行模块设计和PlanAhead软件的重构实现,完成了XC5VLX50T（1FF1136）芯片的局部动态重构.仿真和实验结果表明：该方法需下载的文件大小仅为普通方法的21.9%;能实现对芯片内部资源的有效管理和合理利用,为实际工程中利用有限的资源实现更大规模的逻辑设计提供参考.     

动态可重构在雷达工作模式切换中的应用

现代雷达要求雷达信号处理机中的电路系统具有信号处理能力强、体积小、工作模式灵活多样等特点,而当前雷达工作模式切换方式无法满足这种要求.为此,利用FPGA的动态可重构技术,提出了一种动态可重构的雷达工作模式切换方法,并以SOPC 方式进行系统实现.实现结果表明,该切换方法与其他三种方法相比,减小了设备硬件资源,提高了切换的实时性,满足了雷达信号处理的需要.     

基于Xilinx SOPC的TFT-LCD控制器设计与实现

根据TFT-LCD的工作原理,采用Xilinx公司的Microblaze微处理器软核,提出了一种基于嵌入式FPGA SOPC平台的TFT-LCD控制器方案,并验证了该方案的可行性.该控制器为进一步在嵌入式FPGA片上系统进行图像和多媒体开发提供了一个稳固的平台.     

基于SOPC的自演化硬件实现

提出了一种基于SOPC（片上可编程系统）的自演化硬件实现的设计方法,并以Virtex-ⅡPro开发板为硬件平台,内嵌的软核处理器Microblaze为控制核心.首先使用VHDL硬件描述语言设计虚拟可重构电路;然后将虚拟可重构电路定制成可进化IP核并通过OPB总线与软核处理器相连;最后在处理器上编写遗传算法程序对定制的可进化核进行进化操作,以一位加法器为例验证了自演化硬件的实现.结果表明,该方法不但可以大大简化染色体编码,便于进化操作,而且软件上操作灵活方便,硬件上又具有可定制性.     

业务逻辑可重构的网络应用系统设计与实现

提出了一种应用软件可重构和可配置的方法,并对此进行研究。由此开发出企业信息化软件开发平台——ICET IP系统。ICET IP系统可适应不同应用逻辑需求,真正实现业务逻辑可重构和系统功能可配置,而且维护升级非常方便。     

IP流分类器的设计与实现

介绍了IP流分类器的设计和实现方法,采用SOPC的思想,在FPGA上实现了C8051功能、MAC模块、TCAM模块等,通过PHY芯片的RGMII接口与FPGA实现的MAC模块通信捕获IP数据包,使用TCAM模块对IP数据包进行分类.整个设计采用硬件描述语言Verilog HDL 来实现,通过仿真和实验证实该设计舛实现高速IP流分类功能是可行的.     

立式三四边封袋包装机模块组合的评价系统研究

基于可重构模块化的现代设计思想,在立式三四边封袋包装机可重构模块化设计的基础上研究了模块组合的评价方法问题。该评价系统可解决模块组合不匹配、模块安装精度不统一的问题。其应用在三四边封袋包装机可重构模块化设计的CAD系统上,以提高设计的可靠性和精度。     

二维DCT/IDCT在红外图像预处理中的应用

红外成像在军事、工业及日常生活中都有广泛的应用,而二维离散余弦变换(DCT)是数字信号图像处理中被运用得最广泛的算法。提出了一种以FPGA为硬件载体的二维离散余弦变换对红外图像预处理的硬件设计方法。该设计方法重点在于根据FPGA灵活的特性及红外图像的特点,选择一种比较适合的混合DCT变换方法,通过降低周期内乘法器的使用量提高速率,实现以速率至上的变换系统,并且通过控制信号完成DCT或者IDCT的选择,以满足不同需求的变换。     

一种新的动态部分可重构设计方法及实现

由于FPGA既保留了ASIC的速度性能,又兼具了通用处理器的灵活性,逐渐成为计算机体系结构研究的热点。基于FPGA的动态部分可重构技术,充分利用了FPGA芯片的硬件资源,减少了重配置时间,大大提高了系统效率。该文介绍了一种新的动态部分可重构设计方法,并在VirtexⅡPro FPGA上进行验证。     

基于FPGA的全数字轴角变换算法

为实现低成本、高集成度的全数字轴角变换系统,使用ΔΣ调制技术构建频率、幅值连续可调的激磁信号发生器,对采样点进行优化控制及滤波处理.使用CORDIC算法进行鉴相,通过PI调节器实现快速闭环跟踪,实现一种基于FPGA的全数字闭环角度解算算法.使用Verilog HDL语言编写了ΔΣ调制器、采样时序控制器、CORDIC鉴相器及PI调节器等IP核,搭建了基于Xilinx公司XC3S400型号FPGA的实验平台.实验结果表明:所提出的全数字轴角变换系统,在不增加伺服系统成本的条件下,依靠FPGA的快速并行运算能力,通过分时复用的方法,可实现具有高精度和高动静态特性的全数字轴角变换.     

降低B3G系统中MIMO接收机复杂度的方法

为降低MIMO(多入多出)接收机的FPGA(现场可编程门阵列)实现对资源的消耗,对V-BLAST(垂直-贝尔实验室分层空时码)译码算法进行了简化。使用位宽缩减技术减少算法实现所占用的资源。同时利用符号保护截止技术保障定点运算的性能.仿真显示其性能接近于Golden译码算法,同时复杂度相比Golden译码算法大大降低.对实现方法在Xilinx公司的VirtexII Pro系列FPGA中的资源使用情况进行了统计,并在B3G TDD (时分双工)实验验证平台上进行了验证.结果表明:该实现方法可用于B3G TDD系统的MIMO接收机的硬件实现.     

基于FPGA的改进DES加密算法的实现

本文针对基于FPGA硬件设计方法的特点,对DES(data encryption standard)加密算法进行了深入分析,提出了一种基于现场可编程阵列(FPGA)的DES改进算法.该算法采用3级流水线生成子密钥,提高了子密钥的生成速度;采用状态机方法控制子密钥的产生时间,避免出现时钟延时;而且S盒随时间的变化可动态刷新,从而实现牢不可破的"一次一密"的密码体制.最后给出了由VHDL描述语言实现的硬件算法,并在Xilinx Virtex-II Pro平台上进行了仿真实验,结果表明了硬件实现算法的正确性,而且系统硬件资源消耗有所降低,系统的处理速度得到较大提高.因此基于FPGA实现的DES加密算法适用于实时性较强的场合.     

Multiplier Free IDCT Engine at MPEG-1 Video Data Rate

0~chopInspiteofcurmntbarkintheareaofstillimage.compressionandvideocompression['-'j,theJPEGandMPEGs}'stemsstinlankasthetWOdominantstandardsinstillimageandvideoimagecompression.FOrwaulandInverseDiscreteCosineTlansform.formanintegralpartofanyJPEGandMPEGsystem"-3).UPtonow,manydifferentalgoritLhlnstOdothediscretecosinet~formhavebeenproposed['-12].WhentakenintotheaccountofJPEGaccuracycompliance...id.rti..L13],thefastDCTalgorithmbyFeig[']reqUiresthedrinimumnumberofallthlneticoperahonsam…     

基于循环映射的可重构处理器设计

提出了一种适合循环任务执行的可重构处理器. 该处理器通过循环控制器实现循环的自动执行,并采用数据分发技术和不对称先进先出缓存（FIFO）技术,将可重构阵列内部数据传输效率提高8倍. 在现场可编程门阵列（FPGA）系统上验证了活动图像专家组 4的高等视频编码（H.264）中整数反离散余弦变换（IDCT）、运动估计及活动图像专家组 2（MPEG 2）中的IDCT等多种媒体核心算法. 相比于类似的结构,该可重构处理器在不增加阵列规模的情况下,性能平均提升35倍.     

基于线性插值法图像缩放的设计与FPGA实现

针对通用目的的图像缩放处理器对硬件资源要求较高的问题,提出一种占用资源较少的图像缩放硬件实现方案。根据线性插值算法进行图像缩放的硬件设计,其中行、列的插值运算共用一套运算电路,且该运算电路采用流水线结构来实现,从而在减少电路面积的同时提高缩放的速度。采用Design Compiler工具对电路进行综合,之后下载到Virtex XC6VLX550TFPGA芯片上进行验证。综合验证结果表明该方案与Catmull_Rom三次样条插值法设计相比,速度相当,但电路面积减少了4/5。