基于解耦De-skew PLL的处理器低功耗同步间歇时钟系统设计

随着高性能处理器集成度、面积以及工作频率的不断增加,时钟动态功耗呈指数级增加,时钟分布不均导致跨时钟域的同步开销显著增大,这些问题逐渐成为制约处理器能效提升的瓶颈.通常处理器核的功耗占多核处理器整体功耗超过70%,而时钟功耗是处理器核功耗的主要组成部分.数字方式的系统动态调频DFS(Dynamic Frequency Scaling)降频的方法需要触发时钟中断例外重新配置时钟生成模块锁相环的相关寄存器,由此带来系统超过毫秒级等待时间开销;而模拟方式连续自适应调节AFS (Adaptive Frequency Scaling)频率变化过程中存在频率过冲响应会增加物理时序设计压力.与此同时功耗的调节降低要以高性能为前提.片上时钟分布长延时随PVT(Process Voltage Temperature)变化产生的不确定时钟相位偏差,为此物理设计增加时序冗余补偿会直接影响到处理器性能.本文提出了新的基于解耦去偏斜锁相环De-skew PLL(De-skew Phase Locked Loop)的同步间歇时钟系统,采用12 nm CMOS工艺实现了去偏斜锁相环的设计,并对整个系统进行了时序性能...     

面向SAR雷达信号处理的异构多核SoC研究

首先介绍了目前星载SAR(合成孔径雷达)系统构成,从中分析出开展高性能多核处理器的必要性和紧迫性。接下来介绍了正在研发的面向SAR雷达信号处理的异构多核SoC,详细介绍了芯片的系统结构和片上网络总线。芯片内总线采用多层二维网格总线,每层总线内部存在两种传递模式:动态传递和静态传递。动态面向数据包的灵活传递,静态面向高速数据流传递。最后,在性能和功耗等方面与目前常用的数字信号处理器进行了对比,并说明此异构多核SoC对SAR雷达信号处理结果。     

面向低功耗共享Cache路适应划分算法研究

如何提高多核处理器的性能和降低多核处理器中Cache的功耗已经成为下一代多核处理器的研究热点。为了降低片上多核处理器的功耗,基于路适应算法可以采用一种新的动态划分机制,该机制主要由路分配模块和动态功耗控制模块组成。路分配模块在程序运行过程中根据处理器核所运行线程的工作集的大小调整处理器核所分配的Cache路。动态功耗控制模块利用程序运行的局部性原理,将处理器核所运行线程的工作空间控制在少数Cache路中。关闭剩余的Cache路,从而达到降低Cache功耗的目的。该机制使用Simics全系统模拟平台模拟多核处理器,并用SpecOMP测试集测试了系统的性能和功耗。与传统的Cache(Conventional L2Cache,C-L2)相比,其IPC提高了9.27%,功耗降低了10.95%。     

异构处理器多操作系统协同技术研究

随着嵌入式设备应用场景日趋复杂的变化,异构多核架构逐渐成为嵌入式处理器的主流架构.目前,多核处理器主要采用的单操作系统模式在实际应用中存在诸多局限性.为了充分发挥异构处理器的多核特性,针对异构处理器不同核部署相应的操作系统并实现多操作系统协同处理技术至关重要.本文对异构多核处理器（ARM+DSP）操作系统进行了研究,在异构多核平台上成功移植了嵌入式Linux和国产DSP实时操作系统ReWorks;为实现ReWorks与Linux操作系统协同处理,本文对核间通信的关键技术进行分析研究,并以TI公司的AM5718为例,设计了一系列多核异构通信组件.经测试,本文设计的异构通信组件实现了在ARM上对DSP核进行ReWorks操作系统和应用程序的动态加载、Linux与ReWorks核间消息收发、以及Linux与ReWorks的协同计算等功能.     

基于SystemC的异构多核通信模块设计

通过分析异构多核体系中片上处理核的核间通信,采用共享存储区实现多核间的通信和数据共享,并提出一种处理器与总线之间添加通信控制模块的架构,使其具有更好的通用性.同时采用了SystemC来实现各个模块的接口设计,把复杂的电子系统划分成更易管理的块,具有良好的可扩展性.     

多时钟域处理器架构的性能和功耗分析

研究一种新的多时钟域的处理器架构,它把处理器分成几个工作在不同时钟下的时钟域,每个域有自己独立的工作电压和时钟频率,可以大大缓解高速处理器设计中最棘手的全局时钟分布问题,并且每个域的工作电压和工作频率可以根据应用的实际需求动态地调整,可以平均节省约20％的功耗。此外分析了全局异步局部同步时钟方案的结构及电压和工作频率调整的算法,并给出用SimpleScalar和Wattch仿真工具得到的仿真结果。     

基于OCP的轻量级多主从跨时钟域片上总线设计

开放芯核协议（Open Core Protocol,OCP）总线可被应用于将IP核功能与接口解耦，实现IP核的即插即用。针对OCP连接到异步时钟域时的同步问题，改进设计了轻量化的同步接口，在同步化控制信息的同时降低了跨时钟域缓存数据导致的硬件消耗。为解决点到点的OCP总线的扩展性不足的缺陷，将设计的跨时钟域OCP总线部署于共享总线互联的高级高性能总线（AMBA High-performance Bus,AHB），实现了多主从多时钟域传输。仿真和验证表明，设计的改进跨时钟域OCP-AHB总线可以正确传输数据，可用于其他工作的快速部署。     

面向多核处理器的实时优化技术:基于独立实时域的实时优化方法

多核处理器具有良好的性能功耗比,因此其在实时嵌入式系统中的应用是一种趋势.然而,现有的软件结构下,多核处理器的多核特性对实时性能的提高没有帮助;甚至,多核处理器核间的资源共享使影响程序执行时间的因素变得复杂,实时任务的最坏执行时间(Worst Case Execution Time,WCET)变得更为不可预测和难以控制.基于国产飞腾处理器研究了基于多核处理器的实时系统构建和实时性能优化,提出了“基于独立实时域的实时优化方法”;通过虚拟化技术把处理器分为“实时域”和“非实时域”,实时任务和非实时任务运行在不同的核心上,充分利用多核处理器各个核心,高效调度实时任务和非实时任务运行.     

基于多目标遗传算法的单指令集异构多核系统静态任务调度

与同构多核处理器相比,单指令集异构多核处理器能够更好的匹配程序行为的多样性,从而具有更好的性能功耗比.异构多核处理器的能效优势依赖于操作系统合理而有效的调度,追求性能与功耗的统一,是典型的多目标优化问题.提出将多目标优化遗传算法应用于寻找异构多核环境下最优的静态任务调度方案,提出表征任务相对顺序的染色体编码结构,使种群初始化时的有效个体所占比例变为100%.提出使用先序关系矩阵来确定任务的执行顺序,克服了高度值方法存在的严重不足.仿真结果表明,先序关系矩阵方法能扩大搜索范围,在种群规模足够大时,可以找到高度值方法漏掉的部分最优解.     

一种异构多核处理器嵌入式实时操作系统构架设计

由于异构多核处理器和多处理器系统及同构多核处理器的构架存在很大差别,应用于多处理器系统的分布式结构以及应用于同构多核系统的主从式结构操作系统不能解决异构多核处理器的实时调度和效率问题。对异构多核处理器的特点及发展趋势进行了研究,提出了一种适用异构多核处理器的多主模式实时操作系统构架。这种构架将通信总线中的多主模式引入多核操作系统构架中,采用对称式结构及组件模式设计操作系统模型,使多核处理器中每个内核都可以作为主核实现对资源、任务的实时管理,提高系统性能,同时可以解决主从式操作系统存在的由于处理器核增多而带来的主内核不能满足系统性能要求的瓶颈问题。通过这种单一构架模型可以进行灵活配置,以适应不同结构及功能要求的处理器内核,降低操作系统开发难度。     

基于AHB总线的RISC-V微处理器设计与实现

在嵌入式应用中,为了满足小面积低功耗的设计需求,设计了一种支持RISC-V指令集架构的微处理器,系统采用2级流水结构,实现了RV32IMAC指令集。处理器采用AHB总线作为片上互连总线,可方便调用外部IP核进行功能拓展。在VCS环境下验证了该微处理器的逻辑功能,仿真结果表明该微处理器能够正常稳定运行。在面积、功耗和性能等方面与蜂鸟E203处理器以及ARM Cortex-M系列处理器进行了对比,该设计比蜂鸟E203处理器面积小了6%,功耗和性能上与Cortex-M0处理器相当。分析结果表明该处理器较适合在小面积、低功耗的嵌入式应用领域进行开发。     

“腾越-Ⅱ”嵌入式异步微处理器的设计与实现

嵌入式系统对处理器功耗开销有严格的限制,异步电路技术可以作为设计低功耗处理器的有效方法之一。针对嵌入式多媒体应用,本文设计实现了一款低功耗异步微处理器——腾越-Ⅱ。处理器中包含一个异步TTA微处理器内核、一个同步TTA微处理器内核、两个存储控制器和多个外部通信接口。异步内核通过基于宏单元的异步电路设计方法实现,其它部分通过基于标准单元的半定制设计流程实现。处理器芯片采用UMC0.18μmCMOS工艺实现,基片面积为4.89×4.89mm2,工作电压为1.8V。经测试,处理器工作主频达到200MHz,且异步内核的功耗开销低于同步内核的50%。     

一种低功耗无线传感器网络节点的设计

设计了一种低功耗无线传感器网络节点,并完成了TinyOS操作系统在该节点中的移植。该节点的硬件设计综合考虑了功耗和性能等诸多方面,与其他无线传感器网络节点平台相比功耗低、通信距离远。此外,为新的MSP430系列处理器改进了TinyOS的设计工具链环境,使得软件编写可以不局限于GCC编译器。将TinyOS操作系统移植到新节点上,实现了射频收发器CC2520的射频协议栈。     

嵌入式RISC-V乱序执行处理器的研究与设计

为满足嵌入式设备小面积高性能的需求,设计一种基于开源RISC-V指令集的32位可综合乱序处理器。处理器包括分支预测、相关性处理等关键技术,支持RISC-V基本整数运算、乘除法以及压缩指令集。采用具有顺序单发射、乱序执行、乱序写回等特性的三级流水线结构,运用哈佛体系结构及AHB总线协议,可满足并行访问指令与数据的需求。在Artix-7（XC7A35T-L1CSG324I）FPGA开发板上以50 MHz时钟频率完成功能验证,测试功耗为7.9 mW。实验结果表明,在SMIC 110 nm的ASIC技术节点上进行综合分析,并在同等条件下与ARM Cortex-M3等处理器进行对比,该系统面积减少64%,功耗降低0.57 mW,可用于小面积低功耗的嵌入式领域。     

基于MIPS指令集的超标量和超长指令字混合架构处理器设计

针对嵌入式和移动设备对处理器高性能低功耗日趋强烈的要求,提出一种基于MIPS指令集的顺序超标量和超长指令字混合架构处理器设计方案,便于以同构多核架构代替目前业界普遍采用的CPU与DSP异构结构,降低功耗面积,同时以VLIW模式获得较好的DSP性能。在PD（Processor Designer）平台下以LISA语言建立处理器的周期精度软件模拟器,通用性能和DSP性能分别由dhrystone、coremark基准测试程序及EEMBC的telecom测试程序进行验证。测试结果表明该设计以较低的硬件开销通过混合架构获得较高的数字信号处理性能,在高性能低功耗的处理器应用场景中拥有良好的适用性。     

基于SOPC的嵌入式系统设计

针对传统片上系统（sOc）解决方案在成本、体积及功耗等方面的缺点,以转换设备为背景,提出了一种基于可编程片上系统（SOPC）的设计方法,着重讨论了系统硬件平台的设计及应用软件的开发。设计以FPGA为核心,构建了基于NiosII软核处理器的SOPC系统,在NiosⅡ集成开发环境下开发出系统的应用软件。与传统方案统相比,该方案拥有更高的集成度、以及较小的体积和功耗。     

乱序超标量处理器核的功耗优化

为了追求更高的性能,处理器核的主频不断提升,处理器核的设计日益复杂,随之而来的是功耗问题越来越突出。除了在工艺级和电路级采用低功耗技术外,在逻辑设计阶段通过分析处理器核各个功能模块的特点并采用相应的技术手段,也可以有效降低功耗。对一款乱序超标量处理器核中功耗比较突出的模块——寄存器文件和再定序缓冲——进行了逻辑设计优化,在程序运行性能几乎不受影响的情况下明显减少了面积,降低了功耗。     

How many cores do we need to run a parallel workload: A test drive of the Intel SCC platform?

As semiconductor manufacturing technology continues to improve, it is possible to integrate more and more transistors onto a single processor. Many-core processor design has resulted in part from the search to utilize this enormous transistor real estate. The Single-Chip Cloud Computer (SCC) is an experimental many-core processor created by Intel Labs. In this paper we present a study in which we analyze this innovative many-core system by running several workloads with distinctive parallelism characteristics. We investigate the effect on system performance by monitoring specific hardware performance counters. Then, we experiment on varying different hardware configuration parameters such as number of cores, clock frequency and voltage levels. We execute the chosen workloads and collect the timing, power consumption and energy consumption information on such a many-core research platform. Thus, we can comprehensively analyze the behavior and scalability of the Intel SCC system with the introduced workload in terms of performance and energy consumption. Our results show that the profiled parallel workload execution has a communication bottleneck on the Intel SCC system. Moreover, our results indicate that we should carefully choose the number of cores to execute different workloads in order to yield a balance between execution performance and energy efficiency for different applications.     

物联网嵌入式智能设备实时控制系统设计

随着智能设备功能业务的逐渐扩展,用户对智能设备控制系统的实时性要求越来越高,当前控制系统采用CAN技术实现智能设备与用户间的通信,无法满足用户对系统实时性的需求。提出一种新的物联网嵌入式智能设备实时控制系统,通过构建系统的总体框架,将嵌入式LPC2378 ARM处理器作为核心处理器,通过RS-485总线将智能设备连接在一起,和处理器构成一个总线传输网络,在嵌入式LPC2378 ARM处理器中,将带DMA的10/100M以太网模块和以太网PHY芯片DP83848I连接,以提高数据包的传输效率,增强系统的实时性。系统GPRS模块选择SIM300CZ模块,将远程报警模块和RS-485总线结合在一起,共同实现远程报警和控制功能。软件设计时,给出了软件的整体架构和总体流程图,介绍了部分存储代码。实验结果表明,所设计系统对智能设备有很高的控制性能。     

An efficient task mapping algorithm with power-aware optimization for network on chip

More and more cores are integrated onto a single chip to improve the performance and reduce the power consumption of CPU without the increased frequency. The cores are connected by lines and organized as a network, which is called network on chip (NOC) as the promising paradigm of the processor design. However, it is still a challenge to enhance performance with lower power consumption. The core issue is how to map the tasks to the different cores to take full advantages of the on-chip network. In this paper, we proposed a novel mapping algorithm with power-aware optimization for NOC. The traffic of the tasks will be analyzed. The tasks of the same application with high communication with the others will be mapped to the on-chip network as neighborhoods. And then the tasks of different applications are mapped to the cores step by step. The mapping of the tasks and the cores is computed at run-time dynamically and implement online. The experimental results showed that this proposed algorithm can reduce the power consumption in communication and the performance enhanced.