基于GPU的AES快速实现

为了充分利用图形处理器(GPU)的闲置资源,同时达到提高密码算法加密速度的目的,提出了一种在图形处理器上实现AES加密算法的方法,分别阐述了基于传统OpenGL的AES实现以及基于最新技术CUDA的AES实现,并对这两种方法的实现性能进行了分析,同时与传统CPU方法的实现性能进行了比较,基于CUDA的AES的实现速度达到了传统CPU上AES实现速度的19.6倍.     

国产通用处理器密码算法指令实现研究

介绍了国际主流密码算法AES和SHA,综述了当前主流通用处理器架构的密码算法指令发展现状。为提高国产通用处理器在密码安全领域的性能,设计了面向国产通用处理器的AES和SHA密码算法扩展指令集,实现了能全流水执行的AES和SHA密码算法指令执行部件,并进行了实现评估和优化。该密码算法指令执行部件的工作频率达2.0 GHz,总面积为17 644 μm2,总功耗为59.62 mW,相比软件采用原有通用指令实现,对AES密码算法的最小加速比为8.90倍,对SHA密码算法的最小加速比为4.47倍,在指令全流水执行时可达19.30倍,显著地改善了处理器执行AES和SHA密码算法的性能,有望应用于国产通用处理器并进一步提升国产通用处理器芯片在密码安全应用领域的竞争力。此外,该密码算法指令部件还可以封装成专门用于支持密码算法的IP,应用在密码安全领域的专用芯片中。     

基于可配置处理器的AES算法设计

研究高级加密标准AES算法的加密解密流程,分析算法的执行热点,并提出一种基于可配置处理器的优化方法,设计适合于AES算法的处理器配置,实现多条AES算法专用指令,并采用硬件查找表技术提高新处理器算法对热点的执行能力。实验结果证明,此方法大大减少了多个热点的执行周期数,提高了AES算法的执行效率。     

面向密码流处理器的AES算法软件流水实现方法

针对轮函数在分组密码实现过程中耗时过长的问题,提出了面向可重构密码流处理器（RCSP）的高级加密标准（AES）算法软件流水实现方法。该方法将轮函数操作划分为若干流水段,不同流水段对应不同的并行密码资源,通过并行执行多个轮函数的不同流水段,从而开发指令级并行性提高轮函数执行速度,进而提升分组密码的执行性能。在RCSP的单簇、双簇和四簇运算资源下分析了AES算法的流水线划分过程和软件流水映射方法,实验结果表明,该软件流水实现方法使得单分组或多分组不同数据分块的操作并行执行,不仅能够提升单分组串行执行性能,还能够通过开发分组间的并行性来提高多分组并行执行性能。     

WLAN数据加密技术中AES算法的分析与改进

分析了wLAN安全标准IEEE8021li中使用的AES数据加密算法,重点解析了AES算法中的SubBytes、ShiftRows、MixColunms和AddRoundKey个操作。同时针对AES算法密钥数量多、管理效率不高的缺点,采用AES与ECC混合加密机制,通过ECC算法来实现对AES密钥的加解密,从而提高7WLAN安全性中数据加解密的效率和性能。     

基于轻量型AES加密算法的浮空器平台数据传输方案

针对浮空器平台在数据传输过程中受到自身处理器性能限制的问题,提出了一种基于轻量型AES加密算法的浮空器平台数据传输方案。首先,方案以AES加密算法为基础,通过寻找轮函数循环的局部最优次数和将状态矩阵行移位变换改为列移位变换实现轻量型AES加密算法;其次,通过字节代换、列移位变换、列混合和轮密钥加四个步骤,设计以七次轮函数循环为核心的轻量型AES加密算法;最后,通过字节填充和矩阵旋转两个操作对过往不同类型的浮空器平台飞行数据进行预处理,并将预处理后的数据作为明文数据源输入对传输方案进行测试和分析,验证了轻量型AES加密算法的安全性和有效性。实验结果表明,该算法与AES加密算法相比,在保证数据安全传输的同时提高了算法运行速度,可以较好地应用于浮空器平台。     

WLAN数据加密技术中AES算法的分析与改进

分析了WLAN安全标准IEEE802.11i中使用的AES数据加密算法,重点解析了AES算法中的SubBytes、ShiftRows、Mix-Columns和AddRoundKey四个操作。同时针对AES算法密钥数量多、管理效率不高的缺点,采用AES与ECC混合加密机制,通过ECC算法来实现对AES密钥的加解密,从而提高了WLAN安全性中数据加解密的效率和性能。     

基于GPU实现的AES加密

高级加密标准(Advanced Encryption Standard,AES),在密码学中又称Rijndael加密法,是美国联邦政府采用的一种区块加密标准。该算法已经被多方分析论证并广为全世界所使用。传统的AES加密运算是在CPU上实现的,现在为了提高加密速度以处理大规模的加密运算,文中提出了一种在图像处理器(Graphics Processing Unit)上实现AES加密算法的方法。该方法的实现有两种,一种是基于传统OpenGL的AES实现,另一种是基于最新技术CUDA的AES实现。文中阐述的是前者。经过测试,该方法比传统CPU的实现提高了15到40倍左右的速度。     

JavaCard处理器上扩展AES加解密硬件模块的研究

JavaCard应用的许多场合需要对数据进行加解密,而JavaCard处理器大都效率不高,难以有效运行现代加解密算法.AOJCP（Area-Optimized JavaCard Processor）是一款自主设计、基于微码、面积优化、低功耗的JavaCard硬件处理器,本文描述了在其上扩展新一代密钥加密标准AES（Advanced Encryption Standard）的全过程.使用硬件执行128bit AES加密算法只需13个时钟,而pentium III机型上手工优化的AES加密算法最快需要226个时钟.扩展AES硬件模块后,AOJCP加解密速度分别可达25.3和23.5Mbit/sec.     

AES算法优化及其在ARM上的实现

为了提高高级加密标准（AES）算法在ARM上的执行效率,针对明文长度和密钥长度均为128位的AES算法,提出了一种在ARM上高效运行并且占用较少ROM空间的实现方案。S盒采用即时计算的方法生成,将列混合和逆列混合修改为针对32位字的操作,密钥扩展采用即时密钥扩展。在S3C2440处理器上实现的实验结果表明,AES算法的优化方案可以在ARM处理器上高效运行并占用了较少的ROM空间。该方案可以应用于存储空间较小的嵌入式系统中。     

AES算法的CUDA高效实现方法

针对AES算法的ECB工作模式安全性低的弱点, 提出了一种新的ECB工作模式, 并在GPU最新统一计算设备架构(CUDA)下进行了实现。具体并行实现包括线程组织、数据存储结构以及共享内存的性能优化技术。实验结果表明这种新模式增强了AES算法的性能和安全性, 与传统CPU实现相比, 利用 CUDA能够实现显著的加速性能。     

基于FPGA的AES核设计

AES在安全性、高性能、高效率、易用性和灵活性等方面都具有显著的优点,随着业界对计算性能要求的不断提高,在FPGA上实现AES加解密硬核的研究得到了越来越多的关注。在深入分析AES算法的基础上,提出了基于FPGA的AES全流水硬件核设计模型。模型中改进了ae数据块和轮运算的硬件设计结构,有效地提高了AES硬核的计算性能。在Altera公司EP4CE40F23C6FPGA上的硬件实现结果显示,该AES硬核的硬件资源消耗为6413个LE和80个M9K,工作频率为310MHz,计算吞吐率为9.92Gbps,获得了非常好的计算加速效果。     

AES加密算法分析与C++编程实现

AES是新一代的数据加密标准,2001年2月,被NIST采用为最新的加密标准用于取代不能满足需要的旧一代加密标准(DES)。该文对AES的性能进行了分析、算法进行了介绍,并给出C 语言实现的代码。     

AES密码算法的性能研究与实现

对AES算法进行分析。并探究其安全性．对其扩散性、混淆性和数据加／解密速率等密码学性能进行探析，同时与其他对称加密算法进行比较，结果显示AES具有很强的优势。     

基于龙芯SIMD技术的AES加解密优化

高级加密标准AES是Linux系统中安全网络协议采用的主流的加解密算法。该文通过分析AES加解密算法,结合龙芯平台的体系结构特征,提出基于多媒体指令扩展（SIMD技术）优化AES性能的方法。优化前后的安全文件传输协议Sftp（AES加解密）数据传输结果表明,龙芯SIMD技术优化AES算法减少了加解密时间,有效地提高了Sftp的网络传输速率。     

基于easyARM615的AES算法实现

随着高性能、低功耗的嵌入式系统的广泛应用,具有安全保密功能的嵌入式产品将占有较大市场.本文围绕基于ARM615的AES算法设计实现,研究了AES的整体架构、设计原则、算法描述,并设计了具体的测试系统,利用RS232通讯实现PC机与ARM615系统的接口通信,通过调用相对独立的加解密模块实现数据的加解密运算,并实现了与PC机加解密结果的对比.     

改进的AES算法在智慧住区门户中的应用与实现

智慧住区信息门户系统中包含着大量及涉及居民生命财产安全的敏感数据,为了保证这些数据的保密性,采用优化的AES加密算法对这些数据进行加密,在保证数据安全的同时,减少了加密时间,从而减少了通信延时,提高了系统的性能.分析了高级加密标准AES的原理和加解密流程,针对AES算法加解密过程耗时相差较大的问题,在列混合和逆列混合运算时采用有限域GF（2^8）上最简形式的矩阵,减少了解密过程的运算量,使加解密过程耗时差减少了.在此基础上对加解密过程进行了合并优化,在保证加密速度的同时,减少了算法所占用的存储空间.在Visual Studio 2010平台上,使用C语言实现了几种AES优化算法在智能家居中的应用,结果显示,所提的优化算法有较高的执行效率,并占较少的存储空间.     

Analyzing and comparing the AES architectures for their power consumption

It has been a decade since the block cipher Rijndael—with some minor changes—takes the name AES (Advanced Encryption Standard) and becomes the new block cipher standard of US government. Over the passed years, through deeper analysis and conducted measurements, AES has gained significant confidence for its security. Meanwhile, the sophistication in its realizations has also evolved considerably; system designers are now able to choose a suitable AES architecture tailored for their area and performance needs. Couple of years ago, the wider technological trend has shifted towards the power aware system design, hence, low power AES architectures gain importance over area and performance oriented designs. In this study, we examine and employ the low power design techniques in reducing the power consumption. These efforts allow us to come up with a slightly different architecture for s-box module. As a result, the power consumptions of AES over the Field Programmable Gate Arrays (FPGAs) are reduced. All described work and respective measurements are carried on Xilinx FPGA families and possible comparisons are made with the existing literature.