基于改进型Q矩阵LDPC编码的硬件实现

在DVB-S2中使用LDPC码,设计了一种准规则Q矩阵LDPC码编码器。其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度。根据具体实现要求,在QuartusII平台上用FPGA实现了可变码率及码长的编码器。结果证明其硬件资源占用很少,实现比较简单。     

DVB-S2系统中LDPC码的编码算法的研究

本文介绍了DVB-S2标准中所采用的IRA LDPC码的结构,在研究其结构的基础上分析了直接型IRA码编码技术以及串行Turbo码编码技术.采用对比特节点所对应的所有校验节点进行并行编码运算的硬件实现方法,大大提高了编码器的工作速率.     

非规则LDPC码及编解码器研究

提出一种非规则低密度奇偶校验码（LDPC）的联合构码、编解码方案。在一定的约束条件下，构造了基于准循环码和重复累加码的非规则LDPC码集。提出该码集的通用编码器和解码器构架。实验结果表明，这种非规则码集在高码率情况下，性能优于DVB-S2，具有优秀的纠错性能，还可以映射到精简的编码器和高速的解码器。     

基于CCSDS建议的纠错码技术研究

CCSDS标准的信道编码技术包括级联码和低密度奇偶校验码2种。论文首先介绍了级联码的基本原理和性能,然后深入研究了低密度奇偶校验码的体系结构和纠错性能,最后比较了CCSDS标准与DVB-S2标准、IESS标准信道编码技术在航天系统中的优势。相比于DVB-S2标准,CCSDS标准LDPC码的FPGA实现更加简单和灵活,相比于IESS标准级联码,CCSDS标准LDPC码拥有更高的编码增益和更高的编码效率。     

Q-矩阵准规则LDPC码编码器设计方案的研究

本文给出了Q矩阵的定义,找到了一种快速搜索9矩阵的算法,并在此基础上提出一种准规则LDPC码编码器设计方案。该设计方案将奇偶校验矩阵H分解成两个子矩阵,通过对这两个子矩阵结构的设计,构造出H矩阵。本文提出的准规则LDPC码编码器算法具有较低的实现复杂度,为LDPC码编码器的设计提供了最佳选择方案。     

结构化LDPC码的高速编译码器FPGA实现

提出一种高吞吐量、低复杂度、可扩展的非正则低密度校验(Low density parity check,LDPC)码准并行编码结构及译码结构及其实现方案,该编码结构和译码结构针对不同码长的非正则结构化LDPC码可进行相应扩展.通过对编译码算法,优化编译码结构进行调整,降低了编译码器硬件实现中的关键路径迟延,并采用Xilinx公司的Virtex-4 VLX80 FPGA芯片实现了一个码长10 240,码率1/2的非正则结构化LDPC码编码器和译码器.实现结果表明:该编码器信息吞吐量为1.878 Gb/s,该译码器在采用18次迭代情况下信息吞吐量可迭223 Mb/s.     

一种新的无损图像压缩算法的研究

提出了新的二进制(位级)无损图像压缩方法——将错误纠正BCH码引入到图像压缩算法中;将图像的二进制分为大小为7的码字,这些块进入到BCH解码器,消除了校验位后,使得原来的块的大小减少到4位。实验结果表明,此压缩算法是有效的,并给出了一个很好的压缩比,而且不丢失数据。BCH码的使用在提高压缩比方面比单纯霍夫曼压缩的结果要好。     

基于Q矩阵的LDPC码编码设计方法

给出了Q矩阵的定义,在此基础上提出了一种基于Q矩阵的LDPC码编码器设计方法.此设计方案将奇偶校验矩阵H分解成两个子矩阵Hp和Hd,通过对这两个子矩阵分别设计,构造出H矩阵.其中Hp是上三角双对角矩阵,Hd矩阵由Q矩阵按照一定的行重列重,根据某种排列规则构造而成.着重研究了Q排列规则,并找到了一种较好方法,使得这种编码方案得到了很好的性能.采用的这种编码方案的编码器算法具有较低的实现复杂度,为LDPC码编码器设计提供了很好的选择方案.     

基于FPGA的一类低密度奇偶校验码的实现

本设计用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验LDPC(Low Density Parity Check)码。本文所提到的LDPC码是采用并行编码和部分并行译码结构。同时本文采用的是一种系统码结构，这种码的最主要的优点就是它的生成矩阵能够很容易地从奇偶校验矩降的一定变换而得到，这样，应用FPGA实现译码器的同时，能够简单有效地实现对应的编码器。该设计是针对分组块长为345比特，码率为4／5，采用了6位量化方案。本文用现场可编程门阵列(FPGA)实现了LDPC码的编码，译码电路，并且通过QUARTUS仿真测试以及下载到实验板ATERA芯片的调试，表现出好的纠错性能。     

IEEE 802.16e标准中LDPC编码的实现与仿真

根据IEEE802.16e标准中LDPC编码的定义,提出了一种利用高速状态机来实现编码的快速算法。在Quartus II下使用Verilog HDL实现了该算法并进行了时序仿真。仿真结果表明,设计具有良好的实时性,克服了以往设计中预处理复杂、消耗逻辑资源多的缺点。最后利用MATLAB对该设计与DVB-S2缩短码的BER性能进行了比较,分析了制约DVB-S2缩短码性能的因素。     

基于交织的错误图样对DVB-S协议级联码译码性能的影响

以DVB-S协议标准中物理层级联码作为研究对象,建立了由RS码、卷积码和卷积器交织器构成的典型级联码的通信模型,深入分析了级联码的体系结构,并在编码体制上找到了DVB-S协议标准中级联码存在的弱点,设计了一种基于交织的错误图样,给出了设计思路和具体设计方法,仿真研究了错误符号中含有不同错误比特数的错误图样对级联码译码性能的影响,并与突发错误图样进行了对比。仿真结果表明,基于交织的错误图样对级联码的译码性能影响要大于突发错误。     

低编码复杂度不规则准循环LDPC码的构造方法

针对不规则低密度奇偶校验码（LDPC码）误码性能好,但编码复杂度高的问题,利用重复积累码（RA码）能有效编码的特性和掩模技术,提出了一种不规则LDPC码的构造方法,该码具有线性复杂度的编码算法。该构造方法,首先对RA码的校验矩阵进行了改进,消除了RA码常产生的错误平层效应;然后基于范德蒙矩阵构造了一种新的校验矩阵,该校验矩阵具有代数结构,易于硬件实现。理论分析和实验结果表明,构造的不规则LDPC码的编码复杂度低于Mackay随机码,在加性高斯白噪声（AWGN）信道条件下,误码率为1.0×10^-4时,比Mackay随机码性能提高约0.4~0.6 dB。     

基于SOF+PLSC的新DVB-S2帧同步检测算法

针对DVB-S2信号载波频率偏移较大时的帧同步问题进行了研究。为提高低信噪比下的检测概率, 通过对原算法中能量纠正项的分析和比较, 提出了一种改进的帧同步算法, 并结合帧头物理层信令部分的编码特性, 提出了一种新的DVB-S2帧同步策略。该策略将帧头物理层信令数据进行两次共轭差分, 经过相对应的累加后作为新的输入数据用于帧同步, 增加整体同步码字的长度。仿真实验表明, 与原始算法相比, 结合使用新的策略和算法能够获得更高的检测概率, 适用于大载频偏移和低信噪比条件。     

锅炉承压管道检测机器人通讯的纠错编码

介绍了承压管道检测机器人多级通讯中的纠错编码．机器人采用8位单片机作为 控制器，针对其特点，采用BCH码作为多级通讯的纠错编码，文中给出了BCH的结构．为提高 通讯过程的实时性，采用软件快速查表法实现BCH的编码及译码．离线计算出纠错编码表、 伴随式表以及与伴随式对应的正确信息码表，通讯过程中复杂的编码、解码过程变为快速查 表过程，可精确检测并纠正所有错误位数不大于2的误码．为提高查表效率，采用折半查表 法以及索引查表法．     

极化码与奇偶校验码的级联编码：面向5G及未来移动通信的编码方案

基于信道极化 定理而提出的极化码是目前唯一被严格理论证明可以达到香农容量限的编码,并被接受为第五代移动通信系统（5G）中短码控制信道的编码方案。本文首先给出极化码的编码和译码原理,然后提出一种极化码与奇偶校验码级联的设计方案,发送端编码器采用奇偶校验码作为外码,极化码作为内码的级联编码结构。接收端译码器采用基于奇偶校验辅助的连续消 除列表译码算法。相比于极化码与循环冗余校验码的级联方案,本文提出的级联设计方案具有更加优良的纠错性能,且没有提升编、译码的复杂度,有能力满足5G移动通信控制信道对纠错性能的要求。     

Improvements on the design and implementation of DVB-S2 LDPC decoders

The architecture of a field-programmable gate-array (FPGA) implementation of a low-density parity-check (LDPC) decoder for the Digital Video Broadcasting – Second Generation via Satellite (DVB-S2) standard is presented. Algorithms are devised to systematically apply the values given in DVB-S2 to implement a memory mapping scheme, which allows for 360 functional units (FUs) to be used in decoding and supports both normal and short frames. A design of a parity-check module (PCM) is presented that verifies the parity-check equations of the LDPC codes. Furthermore, a special characteristic of five of the codes defined in DVB-S2 and their influence on the decoder design is discussed.Two versions of the LDPC decoder are synthesized for two families of FPGAs. The results show that the decoder presented uses fewer hardware resources than a DVB-S2 LDPC decoder found in the current literature that also uses FPGA, while improving the maximum frequency of the decoder.     

新的磁盘纠错编码方法

本文设计的与以往用于磁盘纠错的各种循环码不同的编码方法是多进制的一般线性分组码,其编译码原理简单,纠突发错误能力强,而译码速度快。在采用交错技术下设计的检错相关判决法,使得突发错误长度超过纠错能力,绝大部分错误都能被检测出来,不可检的错误概率很小。     

一种基于二次扩展的准循环类RA码编码器的设计

利用RA码易于实现线性复杂度编码的特点,提出了一种新的类RA码的编码器设计方法。该编码器设计方案基于一种特殊的二次扩展的方法,构造的校验矩阵H具有准循环结构,节省校验矩阵存储空间,对码长和码率参数的设计具有高度的灵活性。该编码器的编码算法利用迭代计算求校验位的值,编码器算法复杂度与码长成线性关系,易于编码。计算机仿真结果表明,在加性高斯白噪声信道条件下,该编码方案能取得与Mackay随机码相当甚至更好的性能。     

LT码编译的改进方法

LT码的无速率特性使其可在删除率未知的删除信道下高效传输信息,但译码代价会因R集合为空集概率的增加而增加。针对该问题,提出一种LT码编译的改进方法,使信息单元的度数近似服从均匀分布,并去除生成矩阵中出现长度为4的短环,从而降低R集合为空集的概率。仿真结果验证,采用该方法能降低LT码的译码代价。     

8:12平衡调制码的设计与实现

在全息存储器中，数据页面通常要求审平衡的，即数据“0”和“1”的个数是相同的，解决该问题的一个有效办法就是采用平衡调制编码技术，根据这种要求，本文给出了一种8：12平衡调制码的编码原理和方法，该码字间的码距为4，因而具有纠错功能，采用本文介绍的方法，比简单的差分方法具有更高的编码效率，相应的编译码电路设计也不复杂，因而具有很强的实用性。