软件内建自测试中的规则集设计与实现

“软件内建自测试” (Build In Self Test, BIST)是软件测试领域中的一个新概念,而其中的规则集技术则是软件内建自测试系统所提倡的一种避错技术。首先描述了规则集的定义以及原则,并给出了软件内建自测试系统中的规则集模块的实现,最后,以一个被测程序为例阐述了规则集的工作过程。     

软件内建自测试中测试点的设置及个数的研究

软件内建自测试思想来自于硬件内建自测试。其中测试点设置是软件内建自测试系统的核心模块之一,主要借助程序插装技术收集动态测试信息和控制程序流程。具体讨论了插装库的设计、实现以及测试点个数的统计。     

程序插装技术在软件内建自测试中的应用

软件内建自测试(Build-In-Self-TestforSoftware)思想来自于硬件内建自测试。其中测试点设置是软件内建自测试系统的核心模块之一,主要借助程序插装技术收集动态测试信息和控制程序流程。该文具体讨论了插装库的设计、实现以及测试点植入被测程序的过程。     

软件内建自测试中的模板库及测试路径分析

软件内建自测试是一种新型的软件测试方法，该文研究了其中的模板库设计和测试路径执行的问题。首先介绍系统的模板库定义及设计，以及它的主要特点，然后介绍了一种将模板库中程序块的执行路径二叉化的方法，使生成的测试用例具有高的路径覆盖率。     

基于软件内建自测试模板内容的研究*

受到硬件测试中BIST(内建自测试)技术和可测试性设计的启发,在国家自然科学基金项目“软件内建自测试”中提出了软件内建自测试的思想。给出了模板的程序流程中有效语句的定义、流程的存储格式以及独立路径的计算,此外还对程序变量跟踪链表进行了研究。     

软件内建自测试及其面向对象模板的设计

论文提出了一种软件可测性设计技术———软件内建自测试及其实施方案,以期提高软件测试效率,改进软件产品质量。论文还重点讨论了方案中面向对象模板设计中的若干问题,并给出了设计实例。     

软件内建自测试系统中模板的研究

受到硬件测试中BIST技术和可测试性设计的启发,在国家自然科学基金项目“软件内建自测试”中提出了软件内建自测试的思想。本文讨论了在该项目中模板需要存储的有关信息、研究了测试用例的组织方式和在模板中的存储方式及其执行方式。而且就如何简化结构化程序的测试也进行了探讨,并提出了包装类的概念。     

构件化软件内建自测试技术研究

目前,构件技术已经在软件工程中广泛使用,同时给软件测试带来了一系列问题.借用硬件自测试的思路,提出了在构件中设置测试点、插装构件接口探针等方法,实现了构件化软件内建自测试.     

基于模块关系图的测试程序生成

分析了科学计算软件测试和度量的特点并结合程序的性质提出了描述模块之间关系的模块关系图(MRD)模型,然后研究了这一模型在软件自动测试程序生成中的具体应用。在此基础上,对回归测试中重测试模块进行了探索,提出了相应的算法。将以上研究思想应用于国家自然科学基金项目“软件可测性设计新概念—软件内建自测试”,实践证明,该模型有助于软件自动化测试的进一步研究。     

OOP对软件可测试性的影响的研究

分析了面向对象软件测试的特点,重点讨论了类的不变式、前置条件和后置条件对测试的影响。提出了软件内建自测试的解决方案,并举例说明了观察型测试点的插装过程。     

基于BIST软件测试思想的单元测试框架

BIST是一种成熟的硬件可测性设计的方法,BIST软件测试思想则借用了该技术,它主要包括模板和自治测试部分两大基本结构。在该思想的指导下,整合测试用例、测试点、插装函数、测试报告等测试要素,提出了各个要素的存储或使用方式,以路径覆盖为测试目标,提出了一种BIST软件自测试的测试框架。实践证明,该测试框架有利于BIST软件测试思想的进一步研究和实现。     

基于FPGA的内建自测试的实现研究

内建自测试技术源于激励-响应-比较的测试机理,信号可以通过边界扫描传输到芯片引脚,因而即使BIST本身发生故障也可以通过边界扫描进行检测;为了解决大规模SOC芯片设计中BIST测试时间长和消耗面积大的问题,提出了一种用FPGA实现BIST电路的方法,对测试向量发生器、被测内核和特征分析器进行了研究;通过对被测内核注入故障,然后将正常电路和注入故障后的电路分别进行仿真,比较正常响应和实际响应的特征值,如果相等则认为没有故障,否则发生了特定的故障;利用ModelSim SE 6.1f软件仿真结果表明了该方法的正确有效性和快速性。     

Automated BIST for sequential logic synthesis

An automated built-in self-test (BIST) technique for general sequential logic is described that can be used directly at all levels of testing from device testing through system diagnostics. The technique selectively replaces existing system memory elements with BIST flip-flop cells, which it then connects to form a circular chain. Data are compacted and test patterns are generated simultaneously. The approach has been incorporated in a system for behavioral model synthesis to implement BIST in VLSI devices based on standard cells and in circuit packs based on PLDs, automatically. Seven production VLSI devices have been implemented with this automated BIST approach. Area overhead was between 6% and 19% for a fault coverage of 90%+ with the BIST capability alone     

Built-in Self Testing of Embedded Memories

The authors present a built-in self-test (BIST) method for testing embedded memories. Two algorithms are proposed for self-testing of embedded bedded RAMs, both of which can detect a large variety of stuck-at and non-stuck-at faults. The hardware implementation of the methods requires a hardware test-pattern generator, which produces address, data, and read/write inputs. The output responses of the memory can be compressed by using a parallel input signature analyzer, or they can be compared with expected responses by an output comparator. The layout of memories has been considered in the design of additional BIST circuitry. The authors conclude by evaluating the two schemes on the basis of area overhead, performance degradation, fault coverage, test application time, and testing of self-test circuitry. The BIST overhead is very low and test time is quite short. Six devices, with one of the test schemes, have been manufactured and are in the field.     

A low-cost concurrent BIST scheme for increased dependability

Built-in self-test (BIST) techniques constitute an attractive and practical solution to the difficult problem of testing VLSI circuits and systems. Input vector monitoring concurrent BIST schemes can circumvent problems appearing separately in online and in offline BIST schemes. An important measure of the quality of an input vector monitoring concurrent BIST scheme is the time required to complete the concurrent test, termed concurrent test latency. In this paper, a new input vector monitoring concurrent BIST technique for combinational circuits is presented which is shown to be significantly more efficient than the input vector monitoring techniques proposed to date with respect to concurrent test latency and hardware overhead trade-off, for low values of the hardware overhead.