CAVLC熵编码器的FPGA高效实现

针对H.264标准中基于上下文自适应可变长编码(CAVLC)算法运算复杂度高、不易于实时实现的问题,提出了CAVLC熵编码算法的高效实现体系结构．该设计实现了对宏块数据经分解后的块流中不同类型数据块的编码,克服了传统方案中只能处理一种类型数据块的局限;提出在上游模块采用逆锯齿扫描替代锯齿扫描以省去逆序操作,在不增加上游模块运算量的同时提高了CAVLC模块的效率．现场可编程门阵列(FPGA)验证结果表明,该体系结构的编码系统时钟可达147.78MHz,编码的首次延迟为32个时钟周期,吞吐延迟为16个时钟周期,可以满足高清、实时应用的编码要求．     

基于FPGA的可重构处理单元研究

面对大量差异化用户业务的规模化应用,定制处理器组成方式的柔性结构得到越来越多的关注。文章在FPGA的基础上提出了可重构路由器中核心处理单元的设计模型,它将应用分为多个处理组件,通过各处理组件之间的状态机,实现组件间对应的数据传输和控制。在此基础上,一部分的组件在空间上被映射为可重构单元,并且被组装为与各种状态对应的构件,同时还在Virtex FPGA上讨论了该模型的实现方案。     

基于FPGA的可重构硬件实现技术研究

依据可重构技术原理,探讨了基于FPGA的可重构硬件实现方法。在介绍目前路由器发展所面临问题的基础上,指出可重构路由器是解决这一问题的理想途径。首先简要介绍了可重构的发展历史以及在路由器中的应用,然后对FPGA的可编程原理和配置宾现做了详细介绍。最后提出了基于FPGA的硬件重构方法。     

H.264视频编码器的实时优化

为降低编码复杂度以满足实时应用的需求,以联合专家组(JVT)发布的H.264参考模型JM8.6为基础,分析H.264软件编码器的结构,指出影响编码速度的瓶颈所在,对H.264软件编码器进行全面优化。试验结果显示,优化后的编码器速度有了很大提高,对在DSP上实现实时编码具有重要的实用价值。     

基于FPGA的可重构技术及其应用

可重构处理技术是实时信号处理的新技术 ,是近几年国际学术界和工业界研究的热点技术 ,广泛应用于实时信号信息处理、生物信息处理、超大规模集成电路仿真、容错计算等领域。本文介绍了基于 FPGA器件的重构处理的基本概念、优点 ,并研究了基于 FPGA器件的可重构逻辑的设计方法及其在实时信息处理机中的应用     

H.264/AVC视频可逆信息隐藏算法

结合H.264压缩编码标准的特性,提出一种基于H.264/AVC的视频可逆信息隐藏算法。数据隐藏借鉴了图像领域的直方图平移算法,嵌入区域选择在4×4子块的中高频段,保证了视频嵌入后的视觉感知质量。在解码端,可以准确提取嵌入的隐秘信息,并能无失真的恢复原始载体视频。实验结果表明,该算法对视频质量和码率的影响较小。     

H.264编码器复杂度分析

通过多组试验,具体分析了H.264的编码工具Inter预测块尺寸、Hadamard转换、率失真优化、B-帧、CABAC、搜索范围及多参考帧的编码性能与复杂度.试验表明,不同的编码工具对编码器性能的影响有较大的差异:⑴某些工具或设置对编码性能影响很小,却增加了计算的复杂度,如Inter预测块的4×4块、Hadamard转换、搜索范围大于16、参考帧多于5等.⑵适当的选择编码工具可在编码效率和计算复杂度之间取得平衡.⑶复杂的设置对低比特率视频的压缩性能提高有限,但对高比特率视频的压缩性能提高较多.     

基于H.263的甚低比特率视频软件编码器

为了实现实时甚低比特率视频软件编器,在低比特率视频编码标准Ｈ．２６３的基础上,研究了提高编码效率和运算速率的关键技术,提高编码效率和技术有改进的ＰＢ帧、先进的帧内预测编码和先进的预测模式等;而提高运算速率的关键技术主要是采用多媒体增强指令集技术等,所研制的甚低比特率视频软件编码器不但具有实时性而且恢复图像质量良好。     

基于TMS320DM642的H.264视频编码器设计

基于H．264实时编码器设计与实现是目前视频通信领域的热点问题。针对TMS320DM642系统结构与平台特性,作者在H.264算法与DSP这两个核心方面系统阐述了实时编码器设计的优化技术与实现方法,提出了相应的优化思路。经实验验证,可为实际应用奠定良好实验基础。     

多路AVS+视频解码系统的设计

为更有效地保障数字电视系统的兼容性,数字电视监测系统需要能够解码国内市场上出现的各种标准的数字视频流.设计了基于海思Hi3716MV310的多路AVS+(Audio and decoding standard+)视频解码系统.分析了各种市场应用领域中存在的主流标准,选择了海思Hi3716mv310为解码芯片进行硬件和软件的设计;并在数字电视监测系统中进行多标准的视频流的解码.实验结果表明,该系统可成功解出多种标准的音视频码流,尤其是AVS+标准的码流,具有较高的应用价值.     

基于FPGA的精密光栅尺图像采集与预处理设计

针对目前利用图像的方法来分析精密光栅尺位移采集速度不高的问题,设计了一种以现场可编程门阵列(Field Programmable Gate Array, FPGA)为主控器件对光栅尺进行图像编解码和预处理的系统.系统主要包括SDRAM控制模块、CMOS传感器驱动模块、VGA显示模块以及图像算法模块.整个模块以Altera公司的Cyclone IV系列EP4CE10E22C8N作为主控芯片,Quartus II 15.0软件为开发平台,并经过反复测试实现各个模块功能,最终通过VGA实时显示预处理后的图像,为下一步DSP实现光栅尺位移的测量提供了可靠的预处理数据.     

双电压动态可重构FPGA任务模型及调度算法

通过对单电压动态可重构可编程逻辑门阵列（FPGA）实时任务模型的学习研究,建立基于双电压动态可重构FPGA的非可抢占任务模型.该模型很好地描述了双电压动态可重构FPGA任务的特征,在单电压任务模型的基础上增加了双电压任务模型特有的属性.并基于降序首次自适应算法提出一种新的硬件任务调度算法,该算法在保证任务集限制时间内完成所有任务的同时,利用动态电压调节的方法大幅度减少了任务集完成所需要的能量.在Sun Saloris 工作站下对任务调度模型及其算法进行仿真和评估,实验数据表明,这种基于双电压的任务模型的调度算法,能够有效降低FPGA任务执行的能耗,对于大规模的任务,能耗最高可节省24.1%.     

基于FPGA的光纤通道协议引擎的设计与实现

为加速光纤通道(FC)技术在航空电子系统中的应用,在深入分析光纤通道协议的基础上,基于现场可编程门阵列(FPGA)平台,提出一种高性能光纤通道协议引擎的设计与实现方法.对FC 2层协议的实现进行以序列为中间交互层的软硬件划分,给出了支持多平台应用的系统构架,设计了兼容各种速率且具有可重用性的硬件核心模块,并在具体FPGA平台上实现了2125 Gb/s的光纤通道协议.测试结果证实,该协议引擎不仅功能正确,而且具有高性能,2 112 bytes的数据块传输的时间延迟在16 μs以下,单向有效数据带宽在1600 Gb/s以上,适合航空电子系统关键任务的应用.     

基于FPGA的人体行为识别系统的设计

为实现边缘端人体行为识别需满足低功耗、低延时的目标,本文设计了一种以卷积神经网络(CNN)为基础、基于可穿戴传感器的快速识别系统.首先通过传感器采集数据,制作人体行为识别数据集,在PC端预训练基于CNN的行为识别模型,在测试集达到93.61%的准确率.然后,通过数据定点化、卷积核复用、并行处理数据和流水线等方法实现硬件加速.最后在FPGA上部署识别模型,并将采集到的传感器数据输入到系统中,实现边缘端的人体行为识别.整个系统基于Ultra96-V2进行软硬件联合开发,实验结果表明,输入时钟为200 M的情况下,系统在FPGA上运行准确率达到91.80%的同时,识别速度高于CPU,功耗仅为CPU的1/10,能耗比相对于GPU提升了91%,达到了低功耗、低延时的设计要求.     

基于FPGA的Turbo码交织器的设计与实现

根据组合交织器的设计思想，提出一种新的组合交织方案，即隔行写入分组螺旋式对称交织方案，给出了利用现场可编程门阵列（FPGA）设计实现这种组合交织器的方法，在MAX＋PLUSⅡ软件开发环境下仿真的结果表明，设计的组合交织器具有误码率低、处理速度快、易于修改等优点，具有较高的实用性．     

FPGA芯片在任意时序控制器中的应用

选用FPGA器件开发了任意时序控制系统，实现了任意时刻多点同时输出的时序控制。实践证明，该系统能准确地进行时序控制，可以不修改硬件，而进行在线编程时序控制，文中介绍了其设计思想、层次结构和软件编程。     

基于FPGA的图像采集与远程传输系统设计

将油气田井口图像实时地传输到油气田基地,实现基地对现场多个分散目标的实时监控是现代化生产管理的重要手段.介绍了一种基于Cyclone系列EP1C12的FPGA图像采集与远程传输系统,阐述了系统的硬件组成、工作原理,并详细描述了图像解码单元、图像压缩处理单元、图像编码单元和图像输出单元等的结构和算法设计.实验证明系统性能稳定,完全满足现场实时性的要求.     

地面数字电视系统中内交织器的FPGA实现

在地面数字电视系统中，广播信道存在着突发噪声干扰和随机噪声干扰，而且前者的危害甚于后者。交织就是把集中的突发噪声引起的差错，按一定规律均匀分散给各码字，提高总体差错控制能力。该文介绍了DVB—T地面数字电视系统中内交织的原理和算法，并在此基础上，利用FPGA器件实现内交织器中的比特交织和符号交织。提出了一种新的数字信号测试方法-SignalTap。最后，经过仿真和硬件测试，得到预期的设计结果。     

Optimized Implementation for Wave Digital Filter Based Circuit Emulation on FPGA

A binary tree representation is designed in this paper for optimization of wave digital filter (WDF) implementation. To achieve this, an equivalent WDF model of the original circuit is converted into abinary tree representation at first. This WDF binary tree can then be transformed to several topologies with the same implication, since the WDF adaptors have a symmetrical behavior on their ports. Because the WDF implementation is related to field programmable gate array (FPGA) resource usage and the cycle time of emulation,choosing a proper binary tree topology for WDF implementation can help balance the complexity and performance quality of an emulation system. Both WDF-FPGA emulation and HSpice simulation on the same circuit are tested. There is no significant difference between these two simulations. However, in terms of time consumption, the WDF-FPGA emulation has an advantage over the other. Our experiment also demonstrates that the optimized WDF-FPGA emulation has an acceptable accuracy and feasibility.