一种基于FPGA的微处理器软错误敏感性分析方法

为了自动快速地分析微处理器对软错误的敏感性,该文提出一种基于FPGA故障注入的软错误敏感性分析方法。在FPGA芯片上同时运行有故障和无故障的两个微处理器,并充分利用FPGA的并行性,把故障注入控制、故障分类、故障列表等模块均在硬件上实现,自动快速地完成全部存储位的故障注入。以PIC16F54微处理器为实验对象,基于不同负载分别注入约30万个软错误用以分析微处理器软错误敏感性,并对敏感性较高的单元加固后再次进行分析,验证该方法的有效性。实验数据表明,使用该方法进行故障注入及敏感性分析所需的时间比软件仿真方法提高了4个数量级。     

一种SRAM型FPGA抗软错误物理设计方法

针对SRAM(Static Random Access Memory)型FPGA单粒子翻转引起软错误的问题,该文分析了单粒子单位翻转和多位翻转对布线资源的影响,提出了可以减缓软错误的物理设计方法。 通过引入布线资源错误发生概率评价布线资源的软错误,并与故障传播概率结合计算系统失效率,驱动布局布线过程。实验结果表明,该方法在不增加额外资源的情况下,可以降低系统软错误率约18%,还可以有效减缓多位翻转对系统的影响。     

40 nm CMOS工艺下的低功耗容软错误锁存器

为了降低集成电路的软错误率,该文基于时间冗余的方法提出一种低功耗容忍软错误锁存器。该锁存器不但可以过滤上游组合逻辑传播过来的SET脉冲,而且对SEU完全免疫。其输出节点不会因为高能粒子轰击而进入高阻态,所以该锁存器能够适用于门控时钟电路。SPICE仿真结果表明,与同类的加固锁存器相比,该文结构仅仅增加13.4%的平均延时,使得可以过滤的SET脉冲宽度平均增加了44.3%,并且功耗平均降低了48.5%,功耗延时积(PDP)平均降低了46.0%,晶体管数目平均减少了9.1%。     

真实FPGA器件下单粒子软错误评估工具设计

FPGA器件在航天领域应用广泛,然而在空间环境下,基于SRAM工艺的FPGA器件极易受到单粒子翻转(Single Event Upsets,SEU)影响而导致电路发生软错误。针对具有代表性的Xilinx Virtex系列器件进行了SEU评估方法的研究,设计并开发了一款面向Virtex器件的SEU效应评估工具,并与FPGA标准设计流程进行了有效融合。实验结果表明,提出的评估方法和工具对Virtex器件的SEU效应可以进行准确的评估,从而为FPGA结构设计和应用开发提供先于硬件实现的软件验证环境,对高可靠性FPGA芯片的研究、开发和设计都具有重要意义。     

软件错误检测与纠正技术可靠性研究

基于信息冗余的错误检测与纠正（Error Detection and Correction,EDAC）技术是常见的系统级抗单粒子翻转（Single Event Upsets,SEU）的容错方法,软件实现的EDAC技术是硬件EDAC技术的替代方案,通过软件编程,在现有存储段上增加具有纠错功能的编码（Error-correcting Codes,ECC）来实现存储区错误的检测和纠正。分析了软件EDAC方案中,纠错编码的纠错能力及编码效率、刷新间隔、需保护代码量等因素对可靠性的影响,分析和仿真实验结果表明,对于单个粒子引起的存储器随机错误,提高单个码字的纠错能力及编码效率、增大刷新间隔对可靠性的影响不大,而通过缩短任务执行的代码量来提高刷新间隔,以及压缩需保护代码的总量,对可靠性有较大改进。分析结论能够指导工程实践中,在实现资源、实时性、可靠性之间进行优化选择。      

低功耗容软错误的65 nm CMOS 12管SRAM单元

提出了一种具有软错误自恢复能力的12管SRAM单元。该单元省去了专用的存取管,具有高鲁棒性、低功耗的优点。在65 nm CMOS工艺下,该结构能够完全容忍单点翻转,容忍双点翻转的比例是64.29%,与DICE加固单元相比,双点翻转率降低了30.96%。与DICE、Quatro等相关SRAM加固单元相比,该SRAM单元的读操作电流平均下降了77.91%,动态功耗平均下降了60.21%,静态电流平均下降了44.60%,亚阈值泄漏电流平均下降了27.49%,适用于低功耗场合。     

一种新颖高效抗SEU/SET锁存器设计

随着工艺技术的发展,集成电路对单粒子效应的敏感性不断增加,因而设计容忍单粒子效应的加固电路日益重要.提出了一种新颖的针对单粒子效应的加固锁存器设计,可以有效地缓解单粒子效应对于电路芯片的影响.该锁存器基于DICE和C单元的混合结构,并采用了双模冗余设计.SPICE仿真结果证实了它具有良好的抗SEU/SET性能,软错误率比M.Fazeli等人提出的反馈冗余锁存器结构减少了44.9%.与经典的三模冗余结构比较,面积开销减少了28.6%,功耗开销降低了超过47%.     

一种低开销加固锁存器的设计

针对单粒子翻转问题,设计了一种低开销的加固锁存器。在输出级使用钟控C单元,以屏蔽锁存器内部节点的瞬态故障;在输出节点所在的反馈环上使用C单元,屏蔽输出节点上瞬态故障对电路的影响;采用了从输入节点到输出节点的高速通路设计,延迟开销大幅降低。HSPICE仿真结果表明,相比于FERST,SEUI,HLR,Iso-DICE锁存器,该锁存器的面积平均下降23.20%,延迟平均下降55.14%,功耗平均下降42.62%。PVT分析表明,该锁存器的性能参数受PVT变化的影响很小,性能稳定。     

一种容SEU的新型自恢复锁存器

针对单粒子翻转(SEU)的问题,提出了一种容SEU的新型自恢复锁存器。采用1P-2N单元、输入分离的钟控反相器以及C单元,使得锁存器对SEU能够实现自恢复,可用于时钟门控电路。采用高速通路设计和钟控设计,以减小延迟和降低功耗。相比于HLR-CG1,HLR-CG2,TMR,HiPer-CG锁存器,该锁存器的功耗平均下降了44.40%,延迟平均下降了81%,功耗延迟积(PDP)平均下降了94.20%,面积开销平均减少了1.80%。     

微处理器高低速模式下的单粒子功能错误分析

对一款国产抗辐射加固SPARC-V8微处理器进行了高低速两种模式下的单粒子试验.试验获得了单粒子功能中断的阈值和饱和错误截面,并预估了GEO轨道在轨错误率.经过比较分析,国产微处理器与国外同类产品具有相同量级的抗单粒子指标,微处理器在开CACHE的高速模式下抗单粒子能力优于低速模式约2倍.     

一种新型的抗辐射加固锁存器

Due to aggressive technology scaling, radiation-induced soft errors have become a serious reliability concern in VLSI chip design. This paper presents a novel radiation hardened by design latch with high single-eventupset （SEU） immunity. The proposed latch can effectively mitigate SEU by internal dual interlocked scheme. The propagation delay, power dissipation and power delay product of the presented latch are evaluated by detailed SPICE simulations. Compared with previous SEU-hardening solutions such as TMR-Latch, the presented latch is more area efficient, delay and power efficient. Fault injection simulations also demonstrate the robustness of the presented latch even under high energy particle strikes.     

超深亚微米IC的宇宙射线辐射软失效研究

辐射引起的软失效一直是影响半导体可靠性的一个重大问题.特别是宇宙射线引起的在地球表面的高能中子,由于其特有的高穿透性很难有效屏蔽防护.介绍了其造成半导体器件软失效的失效机理,并利用加速软失效测试模型分别对90,65和45nm工艺的随机静态存储器的软失效率进行了分析,研究了该类中子造成的软失效率的影响因素及相关规律.据此预测了更高工艺技术产品的中子软失效率,在为芯片设计和制造阶段就对中子辐射可靠性的防护提供了一定的参考和依据.     

Assessing the Soft Error Rate of Digital Architectures Devoted to Operate in Radiation Environment: A Case Studied

The effects of transient bit flips on the operation of processor based architectures is investigated through fault injection experiments performed in the hardware itself by means of the interruption mechanism. Such an approach is based on the execution, as the consequence of an interruption signal assertion, of pieces of code called CEU (Code Emulating Upsets), asynchronously downloaded in a suitable memory area. This paper focuses in the methodology followed to set-up CEU injection experiments on a digital architecture, illustrating it main steps by means of a studied case: the 80C51 microcontroller. Results obtained from automated fault injection sessions performed using the capabilities of a devoted test system, will point out the capabilities and limitations of the studied approach.     

1553B总线通讯的可靠性设计

为保证通讯的正常时序和避免空间环境[尤其是单粒子翻转效应（SEU）]对1553B总线通讯的危害性影响,建立了1553B总线通讯通用的失效模式分析模型。针对不满足通讯时序而引起的通讯失效,通过增加握手时序的方式加以避免。软件设计中针对典型的失效模式,如中断无法响应、帧格式错误等,给出与一般通讯软件不同的高可靠性软件设计流程,具体在设计方法上采取寄存器定时更新、存储区表决法以及冗余设计等可靠性措施避免失效,并通过对固定位置的存储单元模拟SEU故障注入的方式进行验证,降低了单粒子翻转的危害性,提高了1553B总线通讯的可靠性,具有普遍意义。     

DSP错误检测与纠正功能在基站中的应用

通信系统要求高稳定性,但外部恶劣的电磁环境会导致基带板所使用DSP中的存储器发生单粒子翻转(SEU),从而导致系统异常复位。针对该问题,着重介绍了如何应用DSP的错误检测与纠正(EDAC)功能,以及如何解决EDAC应用与cache操作之间的冲突。通过实际应用,基站出现SEU异常的机率明显降低,系统稳定性得到提高。     

10～20MeV中子引起单粒子翻转的微分析

我们用Monte Carlo方法模拟了10～20MeV中子引起的单粒子翻转。计算了引起电离能量沉积的五种概率。对于一个临界电荷分别为0．05、0．10和0．15pC的16K静态RAM存储器硅片,我们计算了引起单粒子翻转的入射中子平均注量及由(n,α)反应引起的单粒子翻转的概率。给出了三次接近入射中子平均注量的中子引起的单粒子翻转中,在灵敏单元内与电离能量沉积相关的一系列物理量的计算结果。这些结果能够为10～20MeV中子引起的单粒子翻转提供统计的和微观描述的信息。