用于编码压缩的测试位重组算法

测试集中分布的大量短游程限制了经典编码压缩方案的压缩效率。针对该问题,提出一种测试位重组算法,采用一种贪婪方案把某一种电平集中到测试模式的一端,从而减少短游程。实验结果表明,与使用优化差分算法的经典压缩方案相比,使用该算法的编码压缩方案不仅能获得更高的压缩率,还能降低测试功耗。     

基于连续和交替序列编码的测试数据压缩

提出一种新的基于连续和交替序列编码的测试数据压缩方案。采用变长到变长的编码方式对测试序列中连续的“0”和“1”以及交替变化位的长度进行编码。代码字由前缀和尾部组成,用前缀表明编码的序列类型。该方案的解压电路结构简单,所需的硬件开销较小。在ISCAS’89基准电路上的实验结果表明,该编码方法能有效压缩测试数据。     

改进型FDR码对SoC测试数据的压缩及解压缩*

针对SoC测试中的关键问题--测试数据的压缩,提出了一种改进型的FDR码编码方法,称为IFDR码.它将测试序列看做连续的0串和1串,从而用同一种编码方法同时对0游程和1游程进行编码,突破了FDR码仅能对0游程进行编码的限制.通过分析可知IFDR码的解压电路的结构较简单,所需要的额外硬件开销很小;对ISCAS 89标准电路的实验结果表明,与FDR码以及同类型的其他编码方法相比,该编码方法能获得更高的压缩率,从而可以更好地节省测试数据的存储空间和测试应用时间.     

一种新型内建自测试重播种技术

测试数据压缩是SoC(System on a Chip)测试领域研究的一个热点问题.本文提出一种新型的内建自测试重播种技术,这项技术利用一个LFSR(Linear Feedback Shift Register)的种子对多个确定性测试向量进行编码压缩,能够显著提高测试数据的压缩率.在ISCAS89基准电路上进行的实验数据显示,这项技术可以减少约30%的LFSR种子数量,进而降低了测试成本.     

无理数字典码的测试数据压缩方案

提出了一种无理数字典码的测试数据压缩方案,能有效地压缩芯片测试数据。方案利用无理数序列建立字典,编码时只需进行相容性检查,无需填充无关位,简化了操作步骤;同时,选择局部压缩率最大的一组数据作为最终编码结果,保证压缩效果可以达到局部最优。对ISCAS 89标准电路Mintest集的实验结果显示,该方案的压缩效果优于传统压缩方法,如Golomb码、FDR码、混合定变长码等。     

基于二维测试数据压缩的BIST方案

为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精简技术对测试集进行横向压缩,再对横向压缩之后的测试集进行竖向压缩.竖向压缩时利用一种有效的基于测试集嵌入技术的种子选择算法,将确定性的测试集压缩成很小的种子集.基于ISCAS89标准电路的实验结果表明,采用文中方案所实现的测试电路与已有方案相比:存储位数平均减少了44%,测试向量的长度平均减少了79%,硬件开销平均减少了41%.     

一种基于混合相容性的测试数据压缩方法

通过实验统计发现,测试向量中与参考数据块相容的数据块数量越多,其在测试数据中出现的频率就会越 小,反之,则出现的概率会越大。根据此规律,本文提出了一种利用FDR 码变体来对测试数据进行压缩处理的算法。通过对 ISCAS 基准电路进行仿真实验,证明该算法比其它编码方式更能提高压缩率。     

用扫描链重构来提高EFDR编码的测试压缩率和降低测试功耗

为了解决系统芯片测试中日益增长的测试数据和测试功耗的问题,提出一种不影响芯片正常逻辑功能的扫描链重构算法--Run-Reduced-Reconfiguration(3R).该算法针对扩展频率导向游程(EFDR)编码来重排序扫描链和调整扫描单元极性,重新组织测试数据,减少了游程的数量.从而大人提高了EFDR编码的测试压缩率并降低测试功耗;分析了扫描链调整对布线长度带来的影响后,给出了权衡压缩率和布线长度的解决方案.在ISCAS89基准电路上的实验结果表明,使用3R算法后,测试压缩率提高了52%,测试移位功耗降低了53%.     

一种基于路径分类的时序重构算法

讨论了FEAS算法的实现问题，对FEAS算法进行了改进，并提出一种能快速的完成同步时序电路的时序重构变换的方法。通过基于ISCAS89标准测试电路的试验数据，说明了这种算法能快速的完成同步时序电路的时序重构变换。     

基于EFDR编码压缩的非确定位填充算法

针对EFDR编码算法中非确定位填充算法的不足,提出了一种基于EFDR编码压缩算法的非确定位填充算法（ESA）。该算法在填充测试数据中的非确定位时,依据EFDR编码算法的特点,考虑非确定位两边确定位的特征以及非确定位游程自身的特点,对非确定位采用全0填充、全1填充和分块填充三种方法,从而提高了EFDR编码压缩算法的压缩效率并减少了测试时间,同时由于算法仅对测试数据的非确定位进行操作,不会增加测试的物理开销。实验结果表明,在不增加测试功耗和测试硬件开销的情况下,实现了EFDR编码压缩算法压缩效率的提高和测试时间的减少。     

基于遗传算法的IP核测试调度优化

测试调度能够很好的减少测试时间和降低测试成本.通过调度,SOC中尽可能多的IP核可以进行并行测试,然而过度的并行测试会引起功耗过高,对SOC产生不利影响.为了改善这个问题,考虑峰值功耗因素的限制,提出一种基于遗传算法的IP核测试调度优化方案,寻求最短测试时间.通过对ISCAS标准电路组成的SOC进行仿真实验,验证了该方...     

Low Cost Scan Test by Test Correlation Utilization

Scan-based testing methodologies remedy the testability problem of sequential circuits; yet they suffer from prolonged test time and excessive test power due to numerous shift operations. The correlation among test data along with the high density of the unspecified bits in test data enables the utilization of the existing test data in the scan chain for the generation of the subsequent test stimulus, thus reducing both test time and test data volume. We propose a pair of scan approaches in this paper; in the first approach, a test stimulus partially consists of the preceding stimulus, while in the second approach, a test stimulus partially consists of the preceding test response bits. Both proposed scan-based test schemes access only a subset of scan cells for loading the subsequent test stimulus while freezing the remaining scan cells with the preceding test data, thus decreasing scan chain transitions during shift operations. The proposed scan architecture is coupled with test data manipulation techniques which include test stimuli ordering and partitioning algorithms, boosting test time reductions. The experimental results confirm that test time reductions exceeding 97%, and test power reductions exceeding 99% can be achieved by the proposed scan-based testing methodologies on larger ISCAS89 benchmark circuits.     

基于数据相容压缩的RAS测试方法

提出一种随机存取扫描测试方法,对扫描单元进行相容处理,以形成新的测试集合。结合Random Access Scan结构特性,对该测试集合进行优化,同时解决在测试工作中面临的测试数据量、测试功耗、测试时间等3方面问题。在ISCAS’89基准电路上对该方法进行验证,实验结果表明,该方法是有效可行的。     

数据块相容性统计的测试数据压缩方案

通过对测试集的研究发现,与参考数据块相容的数据块数目随着值的增加,其出现的频率急剧下降。基于这个特征,提出了一种利用FDR码变体来编码相容数据块数目的测试数据压缩方案。通过分析可知方案的解压电路结构简单,所需的硬件开销很小,对ISCAS’89基准电路的实验结果表明,该编码方法能有效地压缩测试数据。     

改进黑猩猩优化算法的测试数据生成研究

自动生成测试数据的关键在于能否生成覆盖率高、纠错能力强的数据。针对目前测试数据生成效率低及黑猩猩优化算法仍存在易陷入局部最优、收敛精度低等问题,提出一种正余弦扰动策略黑猩猩优化算法（chimp optimization algorithm for sine-cosine perturbation strategy,SC-ChOA）。使用拉丁超立方策略初始化种群,增强种群的多样化;引入非线性衰减收敛因子来平衡算法的全局和局部勘探能力;在位置更新时添加正余弦扰动因子,避免群体陷入局部范围搜索而导致的算法停滞现象。使用测试函数与标准黑猩猩优化算法及常用的遗传算法进行对比实验,验证算法的有效性;将改进算法应用到测试数据生成领域,通过在桩中插入分支函数来建立适应度函数,以促进测试数据的优化。为验证改进算法在测试数据生成方面的有效性,使用多个基准程序进行算法对比实验,结果表明SC-ChOA在测试数据生成的覆盖率、平均迭代次数和运行时间上均有明显优势。     

基于改进遗传算法的测试数据自动生成的研究

测试数据自动生成是软件测试的基础,也是测试自动化技术实现的关键环节。为了提高测试自动化的效率,在 结合 测试数据自动生成模型的基础上,提出一种 传统遗传算法的改进算法。该算法使用了自适应交叉算子和变异算子,并引入模拟退火机制对其进行改进。同时,该算法还对适应度函数进行了合理的设计,以加速数据的优化过程。通过三角形程序、折半查找和冒泡排序程序,与基本遗传算法、自适应遗传算法进行了比较与分析,并且对改进算法做了性能分析。实验结果表明了该算法的实用性以及在测试数据生成中的可行性和高效性。     

基于改进粒子群算法的测试数据自动生成研究

测试数据的自动产生技术是软件测试的一个重要研究领域,高效的测试数据乍成可以简化测试工作提高测试效率;针对传统遗传算法(GA)容易产生早熟收敛和易陷入局部最优解的问题,提出了一种基于遗传粒子群混合算法(GA-PSO)的软件测试数据自动生成算法,该算法在粒子群算法的基础上引入了遗传算子(交叉概率P<,c>、变异概率P<,m>),使所有测试数据在局部区域中再次寻找最优值,从而避免过早收敛,改进搜索最佳值的能力;仿真实验表明遗传粒子群混合算法与单纯使用简单遗传算法相比,具有更快的收敛速度,其产生最优解的代数得以大大提前,且精度更高.     

SoC测试访问机制和测试壳的蚁群联合优化

针对系统级芯片(SoC)测试壳优化和测试访问机制的测试总线划分问题,提出了基于蚁群算法的SoC Wrapper/TAM联合优化方法.构造蚁群算法时首先进行IP核的测试壳优化,用于缩短最长扫描链长度,减少单个IP核的测试时间;在此基础上进行TAM结构的蚁群优化,通过算法迭代逼近测试总线的最优划分,从而缩短SoC测试时间.对ITC2002基准SoC电路进行实验的结果表明,该方法能有效地解决SoC测试优化问题.