具有加长LDD结构的高压CMOS器件

基于中国科学院微电子研究所的0.8μm标准N阱CMOS工艺以及ISETCAD软件,模拟了具有加长LDD结构的高压CMOS器件.器件的击穿电压可以达到30V以上.加长的LDD结构是通过非自对准的源漏注入实现的.LDD区域的长度和该区域的掺杂浓度对器件击穿影响很大.对于不同的工作电压(10-20 V),实验给出了相应的LDD区域长度和该区域的注入剂量.只需要在标准工艺的基础上增加三层掩模版和相应的工艺步骤就能实现低高压工艺的兼容.而且对称结构和非对称结构(具有更大的驱动电流)器件都能实现.与LDMOS或DDDMOS工艺相比,节省了成本,而且所设计的高压器件尺寸较小,有利于集成.     

SOI在高压器件中的应用

综述了绝缘层上的硅(SOI)材料在高压器件中的应用,分析了SOI高压器件的不同结构,并对现在最常用的RESURF LDMOS高压器件结构,以及不同器件参数对击穿电压的影响进行了分析和讨论.     

双栅无结晶体管的击穿性能研究

本文利用二维仿真器Medici对双栅无结晶体管的击穿特性进行模拟仿真,通过分析发生击穿时的电场分布和碰撞电离率积分,并结合碰撞电离理论,证明了双栅无结晶体管的击穿机理仍然是雪崩击穿。进一步通过分析沟道长度、沟道杂质掺杂浓度、栅极电压等参数对击穿电压的影响,研究双栅无结晶体管的击穿特性。结果表明双栅无结晶体管的击穿电压随着沟道长度和沟道掺杂浓度的增加线性增大,相反地,双栅无结晶体管的击穿电压随栅极电压的增加而略微减小。     

JFET器件精确掺杂控制技术研究

对于JFET器件而言,沟道和顶栅是JFET器件的核心,其结构和掺杂分布将决定器件的击穿电压、夹断电压、漏极饱和电流、跨导和ft等关键参数。通过对JFET器件沟道和顶栅形成过程中,其精确掺杂控制技术的研究,实现高性能JFET器件的结构要求:即器件的顶栅结深约为100nm,顶栅的浓度比沟道德浓度高一到两个数量级。     

垂直沟道器件的研究与进展

介绍了垂直沟道器件的常见结构和工艺，分析了垂直沟道器件的最新进展以及垂直沟道器件制作工艺中的最新技术，详细讨论了垂直沟道器件的性能，并分析了垂直沟道器件的优点以及存在的问题。     

栅源双场板对GaNHEMT器件性能的影响

本文对具有不同的栅源双场板结构的p-GaN栅HEMT器件的性能进行了比较,利用半导体器件仿真工具Synopsys TCAD对器件电学特性进行了分析。仿真结果显示:栅源复合场板结构能改善栅场板边缘的电场峰值,在源极场板边缘产生一个新的峰值,可使器件的击穿电压提高到1365V;间断栅场板与源场板复合结构,能在场板间隙位置产生新的电场峰值,更充分的利用漂移区耐压,使其击穿电压值达到1478V;栅源复合间断场板结构能缓解源场板对栅间断处电场峰值的抑制作用,器件击穿电压提高到最大值1546V。     

高性能图形化SOI功率器件的研制

利用掩膜注氧隔离技术（Masked SIMOX）制备图形化SOI衬底,采用与常规1μmSOI CMOS工艺兼容的工艺流程,制备了图形化SOI LDMOS功率器件。器件的输出特性曲线中未呈现翘曲效应、开态击穿电压高于6V、关态击穿电压达到13V、泄漏电流的量级为10^-8A;截止频率为8GHz;当漏工作电压3．6V,频率为1GHz时,小信号电压增益为6dB。直流和射频电学性能表明,图形化SOI LDMOS结构作为射频功率器件具有较好的开发前景。     

短沟道n-MOSFET亚阈值电流模拟计算分析

本文基于亚阈值电流和表面势模型的基础上,采用商用器件模拟软件,建立了短沟道n-MOSFET的结构和物理模型,对器件的亚阈值电流进行了2-D数值模拟。计算了不同沟道掺杂浓度、氧化层厚度以及沟道长度对器件亚阈值电流的影响,并对模拟结果进行了系统的理论分析,数值模拟结果和解析模型能够在亚阈值区很好的吻合。     

沟道长度及源/漏区掺杂浓度对MOS-CNTFET输运特性的影响

碳纳米管场效应晶体管电子输运性质是其结构参量(纵向结构参量:如CNT的直径、栅介质层厚度、介质介电常数等;横向结构参量:如沟道长度、源/漏区掺杂浓度等)的复杂函数.本论文在量子力学非平衡格林函数理论框架内,通过自洽求解泊松方程和薛定谔方程以得到MOS-CNTFET电子输运特性.在此基础上系统地研究了沟道长度及源/漏区掺杂浓度对MOS-CNTFET器件的漏极导通电流、关态泄漏电流、开关态电流比、阈值电压、亚阈值摆幅及双极性传导等输运性质的影响.结果表明:当沟道长度在15 nm以上时,上述各性质受沟道长度的影响均较小,而导通电流、开关态电流比及双极性传导特性与源/漏掺杂浓度的大小有关,开关态电流比与掺杂浓度正相关,导通电流及双极性导电特性与源/漏掺杂浓度负相关.当沟道长度小于15 nm时,随沟道长度减小,漏极导通电流呈增加趋势,但同时导致器件阈值电压及开关电流比减小,关态漏电流及亚阈值摆幅增大且双极性传导现象严重,短沟道效应增强,此时,通过适当降低源/漏掺杂区掺杂浓度,可一定程度地减弱MOS-CNTFET器件短沟道效应.     

新型PB-PSOI器件表面电场和温度分布模型研究

根据泊松方程和热扩散方程提出了新型PB—PSOI器件漂移区的二维表面电场分布模型和温度分布模型,模型计算结果与Medici模拟结果相一致。根据所提出的模型,重点研究了埋氧化层厚度及长度对漂移区表面电场分布和温度分布的影响,最后给出了PB-PSOI器件的埋氧化层厚度和长度的优化设计方法。