一种实时的HDTV解码方案

介绍了一种廉价、低耗、实时的HDTV解码方案，可实时解码比特码率达18--22Mbps的HDTV图像，并通过分析仿真验证了其可行性。     

HDTV信源解码SoC中解复用的设计与实现

结合高清晰度电视（HDTV）SoC平台项目，重点研究了HDTV SoC平台中一个重要功能模块MPEG-2传送流（TS）解复用的设计与实现过程。实验证明本模块TS流处理速度可以达到120Mbps，完全满足HDTV解码需要。     

HDTV视频编码系统的同步信息设计及实现

介绍了ＨＤＴＶ视频编码系统的同步机制以及各同步信息元素,详细分析了ＭＰＥＧ－２码流中同步信息ＶＢＶ－Ｄｅｌａｙ,ＰＴＳ,ＤＴＳ和ＰＣＲ域的构成,并给出了在实时码流合成器中ＶＢＶ－Ｄｅｌａｙ,和ＰＴＳ,ＤＴＳ的设计,以及在传送复用器中ＰＣＲ的插入设计。通过对系统输出码流的测试表明,该ＨＤＴＶ实时编码系统的同步设计完全符合ＭＰＥＧ－２的要求,使解码器能实现时钟的精确恢复和音视频的同步并长时间稳定地工作     

DVB-ASI接收系统解码规则实现过程

目前,在数字视频广播（ＤＶＢ）系统中,ＤＶＢ－ＡＳＩ接口使用非常广泛。文章介绍了选用美国 ＣＹＰＲＥＳＳ 公司的端到端通信接收处理芯片,实现ＤＶＢ－ＡＳＩ接收系统解码的过程,提出了ＤＶＢ－ＡＳＩ接口的基本原则。     

高清电视音频解码算法研究与实现

针对DVB的高清电视音频解码中的子带综合滤波算法进行了改进,使得运算量和存储量都下降了一半以上,采用改进算法的解码器在完成C语言仿真的基础上,进行了浮点程序的定点化改造,以实现基于定点DSP的实时解码,此解码器对高清电视信源解码等众多方面有着广泛的应用.     

MPEG-2视频解码及硬件实现

本文简明介绍了MPEG-2的系统结构及系统流的解码，着重分析了视频解码器的功能原理及其实现方案，并就视频解码芯片CL9100的功能作一些介绍。     

基于ARM926EJ-S处理器的MPEG-4视频解码研究及实现

详细分析了MPEG-4视频解码算法,设计出基于ARM926EJ-S处理器的MPEG-4软件解码方案.通过对模块算法进行优化,提高了嵌入武终端MPEC-4解码器的性能.     

基于DSP芯片的HDTV信源解码系统软件设计

基于DSP芯片的HDTV信源解码器是目前研究的一个热点,由于目前的DSP芯片大都具有强大的功能,为我们解决问题带来了新的方法。重点讨论类似系统的软件设计部分,包括系统调度和视频解码两个主要方向。     

HDTV视频解码器中系统控制功能的实现

本文着重分析ＨＤＴＶ视频解码器中系统控制单元的各关键技术，并给出了一套相应的硬件实现方案。     

新一代HDTV有线接收机顶盒软件的研究与实现

研究与实现了需要在新一代HDTV有线接收机顶盒平台上运行的软件系统.介绍了STLite/OS20实时操作系统和机顶盒软件架构,着重阐述了前端控制、节目管理和DVI接口等应用程序的设计.     

A Real-Time Video Decoder for Digital HDTV

In this paper, an architecture for real-time digital HDTV video decoding is presented. Our architecture is based on a dual decoding datapath controlled in a fixed schedule with an efficient write-back scheme for anchor pictures. The decoding datapath is synchronized at the block (8 × 8 pixels) level. Unlike other decoding approaches such as the slice bar decoding method and the cross-divide method, our scheme reduces memory access contention problem to achieve real-time HDTV decoding without a high cost in overall decoder buffers, architecture, and bus. In comparison to data-flow approaches, our method eliminates the complexity associated with tagged data operations. Our anchor picture storage is organized to minimize page-breaks during memory accesses. Simulation shows that with a relatively low rate 81 MHz clock, our decoder can decode MPEG-2 MP@HL HDTV in real-time, based on an ATSC video format of 1,920 × 1,080 pixels/frame at 30 frames/s, at a bit rate of 18 to 20 Mbps.     

HDTV SoC平台中的MPEG-2变长码解码芯片设计

提出了一种适用于高清晰度数字电视片上系统的MPEG-2变长码解码结构,采用MIPS 4KcTM嵌入式CPU,在AM-BA总线的基础上设计了系统总线和系统的工作流程.根据MPEG-2视频码流的层次特点,模块间采用数据驱动结构,使用两级桶形移位寄存器实现并行解码结构,可缩短关键路径并简化控制逻辑.用硬件描述语言进行描述并通过逻辑功能仿真,用0.18μm CMOS工艺综合了变长码解码的RTL代码,时钟频率达到150 MHz,并在XC6000型FPGA上通过验证.     

高清晰度电视视频解码器系统控制的设计与实现

该文提出了一种高清晰度电视(HDTV)视频解码器系统控制的设计方案,并对其工作原理进行了阐述。该方案采用FPGA(现场可编程门阵列)技术实现,具有设计灵活,方便的特点,经整机联试系统控制工作稳定、可靠,保障了正常的解码和显示。     

一种用于 HDTV集成解码芯片的I/O控制策略

数据的存取控制是系统集成芯片软硬件协同设计中的关键环节。许多文献都给出了对 ＭＰＥＧ—２ ＭＰ＠ＭＬ视频解码器的Ｉ／Ｏ控制策略，但是很少涉及如何有效地存取ＭＰＥＧ—２ＭＰ＠ＭＬ的数据，特别是如何控制包含系统层、视频和音频三个部分进行解码的集成解码芯片的数据输入输出。本文通过详细的分析和计算，结合不同类型数据传送的特点，提出了一种有效的用于这种集成解码芯片的Ｉ／Ｏ控制策略，在增加有限的芯片引脚的情况下，简化了数据输入输出的控制逻辑，降低了片上用于Ｉ／Ｏ控制的逻辑资源。     

数字HDTV信源解码器的硬件实现

本文提出了一种主要基于FPGA的数字HDTV信源解码器的总体设计方案和硬件实现方法.同时还介绍了整机的测试系统和测试结果.目前,该信源解码器已研制完成,并参加了于1998年9月8日至11日在北京成功进行了我国HDTV功能样机系统的公开演示.     

一个视频点播系统的设计与实现

介绍了一种利用有线数字电视广播信道和支持IP交互信道的视频点播系统,广播信道用来传输点播的节目,交互信道传输机顶盒和前端服务器的控制信息,视频点播的各种控制基于DSM-CC协议实现.重点阐述了该系统端到端的逻辑结构和机顶盒相关软件的设计.从实现的原形系统分析,该系统可用于有线电视网络中,服务于所有的有线电视用户.     

HDTV地面传输中对付大多径的方法

提出了HDTV的ATSC-8VSB传输中一种对付超大多径的方法——主副径变换法，同时介绍了DVB—T和ISDB-T传输中对付码间干扰的方法。