在tms320c5410下的维特比译码算法的实现

本文介绍了软判决维特比译码算法的译码过程及实现算法的软件流程。具体地论述了利用tms320c5410的资源实现维特比译码算法的三个过程：初始化，距离修改，回溯跟踪。并分析了此算法在实际应用中的结果。     

联合判决估计的Viterbi译码算法

利用相邻几组判决数据之间的相互关系，对这几组数据进行联合判决估计，从而提两了Viterbi译码性能。从理论分析和仿真结果来看，当译码深度τ=2m左右时，译码性能相当于深度2τ传统算法的性能。此外，仿真表明参考状态的位置对性能影响不大。因此该算法在保证同等性能前提下，对留选路径存储的规模和功耗减少约20％，对回溯单元减少达30％。     

新的降低复杂度的Turbo均衡

Turbo均衡是一种通过反复均衡和信道译码来提高接收性能的迭代接收机算法。通常的Turbo均衡算法采用均衡与软输出译码的迭代运算，由于均衡和译码的重复计算，使得复杂度大大提高。文中提出了2种降低复杂度的Turbo均衡器：第一种采用软判决维特比译码，第二种采用软输入硬输出的维特比译码。通过仿真表明，这2种算法在几乎没有损失接收性能的情况下，大大降低了计算复杂度，并且第二种的性能要好于第一种。     

数字HDTV地面广播传输方法 第七讲 格状编码调制的维特比译码算法

格状编码调制（ＴＣＭ）可以在相同的频带利用率下，使信号得到２．５５～７．３７ｄＢ的编码增益，在数字通信中得到了广泛的应用。ＴＣＭ的维特比（Ｖｉｔｅｒｂｉ）译码算法是一种最大似然译码方法，它可以充分体现ＴＣＭ的优点。本文讨论了维特比译码算法的原理，并以４状态卷积码和ＨＤＴＶ地面广播中使用的ＴＣＭ－３２ＱＡＭ为例，介绍了硬判决维特比译码和软判决维特比译码算法的译码过程。     

一种基于FPGA的Viterbi译码器的研究与设计

针对通信系统中传统维特比(Viterbi)译码器结构复杂、译码延时大、资源消耗大的问题,提出了一种新的基于FPGA的Viterbi译码器设计。结合(2,1,7)卷积编码器和Viterbi译码器的工作原理,设计出译码器的核心组成模块,具体采用3比特软判决译码,用曼哈顿距离计算分支度量,32个碟型加比选子单元并行运算,完成幸存路径和幸存信息的计算。幸存路径管理模块采用Viterbi截短译码算法,回溯操作分成写数据、回溯读和译码读,以改进的流水线进行并行译码操作,译码延时和储存空间分别降低至和。     

Turbo码软判决输出维特比译码方案的改进

Turbo码是一种新的纠错编码,具有十分强的纠错能力。Turbo码编码端采用两个或两个以上的卷积并行级联构成,译码端则采用以基于软判决信息输入/输出的反馈迭代译码结构。译码算法是Turbo码设计的核心,现已有的两种主要的译码算法——MAP和SOVA。SOVA是一种改进的维特比算法,使其可以逐比特输出与MAP算法类似的软判决信息。该文综述了Turbo码SOVA译码的几种改进方式,并分析了这几种改进方式及仿真结果。     

第七讲 格状编码调制的维特比译码算法

格状编码调制（ＴＣＭ）可以在相同的频带利用率下，使信号得到２．５５～７．３７ｄＢ的编码增益，在数字通信中得到了广泛的应用，ＴＣＭ的维特比（Ｖｉｔｅｒｂｉ）译码算法是一种最大似然译码方法，它可以充分体现了ＴＣＭ的优点，本文讨论了维特比译码算法的原理，并以４状态卷积码和ＨＤＴＶ地面广播中使用的ＴＣＭ－３２ＱＡＭ为例，介绍了硬判决维持比译码和软判决维特比译码算法的译码过程。     

Turbo码软判决输出维特比译码方案的改造

Turbo码是一种新的纠错编码，具有十分强的纠错能力。Turbo码编码端采用两个或两个以上的卷积并行级联构成，译码端则采用以基于软判决信息输入／输出的反馈迭代译码结构。译码算法是Turbo码设计的核心，现已有的两种主要的译码算法——MAP和SOVA。SOVA是一种改进的维特比算法，使其可以逐比特输出与MAP算法类似的软判决信息。该文综述了Turbo码SOVA译码的几种改进方式，并分析了这几种改进方式及仿真结果。     

不同译码器结构对Turbo码性能的影响

文章给出了两种译码顺序不同的Ｔｕｒｂｏ码译码器,并通过软判决维特比算法作译码业比较两种结构的译码效果。     

一种Viterbi译码的改进算法

Viterbi译码是一种应用广泛的最大似然估计算法。本文利用相邻几组判决数据之间的相互关系，对这几组数据进行联合判决估计，从而提高了译码性能。从仿真结果来看，当译码深度不大时，译码性能得到明显的改善。因此该算法可以在保证同等性能前提下，减小硬件规模，降低功耗。     

卷积码维特比译码算法最佳反馈深度研究

卷积码可以用维特比算法作为译码算法,由于维特比译码器复杂度随着反馈深度的增长成指数倍增长,因而译码反馈深度对译码器的复杂度影响很大甚至可能无法实用,目前有些文献中仅给出了反馈深度的大致范围,但在硬件实现和性能仿真时无法确定一个具体的数值。通过在OFDM系统中运用卷积编码和维特比译码仿真分析发现,维特比译码器反馈深度为卷积码编码器存贮长度的5倍时,既可达到性能和硬件复杂度的良好折衷,又便于实际应用。     

异步Viterbi解码器同步接口的设计

提出了一种利用异步 FIFO ( First In First Out)连接异步逻辑电路与同步逻辑电路的方法 ,并设计实现了相应的异步 FIFO电路 ,作为连接异步 viterbi解码器和其他同步逻辑电路的同步接口。对异步 FIFO的级数与异步 viterbi解码器内部的时序关系进行了分析。用逻辑仿真的动态时序分析表明 ,当同步电路时钟的周期大于 130 ns时 ,具有同步接口的异步 viterbi解码器可以与同步电路正常协同工作。具有简单接口电路的异步解码器 ,既能发挥异步电路功率效率高的优点 ,而且能嵌入同步电路系统     

An Efficient Pre-Traceback Architecture for the Viterbi Decoder Targeting Wireless Communication Applications

A large portion of silicon area and the energy consumed by the Viterbi decoder (VD) is dedicated to the survivor memory and the access operations associated with it. In this work, an efficient pre-traceback architecture for the survivor-path memory unit (SMU) of high constraint length VD targeting wireless communication applications is proposed. Compared to the conventional traceback approach which is based on three kinds of memory access operations: decision bits write, traceback read, and decode read, the proposed architecture exploits the inherent parallelism between the decision bit write and decode traceback operation by introducing pre-traceback operation. Consequently, the proposed pre-traceback approach reduces the survivor memory read operations by 50%. As a result of the reduction of the memory access operations, compared to the conventional 2-pointer traceback algorithm, the size of the survivor memory as well as the decoding latency is reduced by as much as 25%. Implementation results show that the pre-traceback architecture achieves up to 11.9% energy efficiency and 21.3% area saving compared to the conventional traceback architecture for typical wireless applications.     

Low-Power Memory-Reduced Traceback MAP Decoding for Double-Binary Convolutional Turbo Decoder

Iterative decoding of convolutional turbo code (CTC) has a large memory power consumption. To reduce the power consumption of the state metrics cache (SMC), low-power memory-reduced traceback maximum a posteriori algorithm (MAP) decoding is proposed. Instead of storing all state metrics, the traceback MAP decoding reduces the size of the SMC by accessing difference metrics. The proposed traceback computation requires no complicated reversion checker, path selection, and reversion flag cache. For double-binary (DB) MAP decoding, radix-2 $,times,$2 and radix-4 traceback structures are introduced to provide a tradeoff between power consumption and operating frequency. These two traceback structures achieve an around 20% power reduction of the SMC, and around 7% power reduction of the DB MAP decoders. In addition, a high-throughput 12-mode WiMAX CTC decoder applying the proposed radix-2$,times,$2 traceback structure is implemented by using a 0.13-$mu$m CMOS process in a core area of 7.16 mm$^{2}$. Based on postlayout simulation results, the proposed decoder achieves a maximum throughput rate of 115.4 Mbps and an energy efficiency of 0.43 nJ/bit per iteration.      

Architectural tradeoffs for survivor sequence memory management inViterbi decoders

In a Viterbi decoder, there are two known memory organization techniques for the storage of survivor sequences from which the decoded information sequence is retrieved, namely, register exchange method and traceback method. This work extends previously known traceback approaches, describes two new traceback algorithms, and compares various traceback methods with each other. Memory size, latency, and implementational complexity of the survivor sequence management are analyzed for both uniprocessor and multiprocessor realizations of Viterbi decoders. A new, one-pointer traceback method is shown to be better than previously known traceback methods     

CDMA系统通用高速Viterbi译码器设计与实现

提出了一种可用于CDMA移动通信系统的通用高速Viterbi译码器的设计,并在Xlinx公司的FPGA平台上实现整个译码功能,该译码器已经成功应用到公安侦查部门3G终端定位系统中。该译码器具有通用性和高速性：该译码器可使用于CDMA2000、WCDMA和TD-SCDMA系统码率为1/2,1/3,1/4的卷积码字译码;可应用于不同的译码深度;译码速率可以达到10Mbit/s,在实际系统应用实现中成功使用接近8Mbit/s的速率。     

维特比译码器的路径度量存储更新方法

采用一种新的方法较好地解决了维特比译码器的路径度量存储更新问题,详细介绍了状态地址的映射、加比选(ACS)单元计算顺序的调度、地址产生器的设计,并给出一个64状态8个ACS的维特比译码器的度量存储更新的实例,该方法具有互联面积小、控制逻辑简单和硬件资源消耗少的特点。     

Viterbi译码器回溯算法实现研究

该文介绍了两种Viterbi译码器回溯译码算法,通过对这两种算法硬件实现结构上的优化,给出了这两种算法的FPGA实现方法,比较了两种实现方法的优缺点。最后将其应用在实际的Viterbi译码器设计上,验证了算法实现的正确性。     

Design of a Viterbi decoder with low power using minimum-transitiontraceback scheme

The authors propose a novel traceback scheme for the implementation of a low power Viterbi decoder. With minor modification of a conventional traceback scheme, the memory access count needed to perform the traceback function can be reduced by a factor of ~5.0-10.0 over the conventional traceback scheme. Experimental results confirm the efficiency of the proposed scheme     

一种简化的SOVA算法

软输出维特比(SOVA)算法广泛应用于硬盘读出、连接码和TURBO码.特别是TURBO码,目前已经被采用到第三代通信标准中.在这些应用中,特别是第三代通信终端应用中,虽然对性能有很高的要求,但对价格和功耗的要求更苛刻.降低算法复杂度是降低电路复杂度和功耗的主要手段.本文提出了一种简化的软输出维特比(SOVA)算法,显著减少了算法的复杂度,减少了L×(L-1)次比较运算.提出的算法对SOVA算法的纠错性能没有影响.新算法应用到TURBO码解码器中,纠错性能仅仅比传统的算法相差0.4 dB左右.