Matlab环境下的全数字锁相环仿真模型

由于锁相环工作频率高，用SPICE对锁相环进行仿真，数据量大，仿真时间长。而在设计初期，往往并不需要很精确的结果。因此，为了提高锁相环设计效率，有必要为其建立一个高效的仿真模型。在总结前人提出的一些锁相环仿真模型的基础上，用Matlab语言构建了一种新的适用于全数字锁相环的仿真模型；对全数字锁相环版图进行了SPICE仿真，与该模型的仿真结果相验证。     

一种用MATLAB仿真锁相环的方法

此文研究、论述了利用MATLAB仿真工具仿真锁相环的方法,建立了软件锁相环的仿真模型,提出较为有效和方便的实现方式,给出了仿真结果和不同抽取下的锁相环性能仿真。     

一种基于DSP的软件锁相环模型与实现

在分析软件锁相环的Z域模型基础上，阐述了在多速率条件的实现方法，仿真出软件锁相环频率与相位跟踪曲线，介绍了一种基于DSP的软件锁相环实例。     

全数字锁相环非数字模块仿真模型分析与建立

由于锁相环工作频率高,用SPICE对锁相环进行仿真,为了确保仿真精度,时间步长需要设的非常小,数据量大,仿真时间长．而在设计初期,往往并不需要很精确的结果．因此,为了提高全数字锁相环设计效率,有必要为其建立一个高效的仿真模型．在总结前人提出的一些锁相环仿真模型的基础上,用硬件描述语言构建了一种新的适用于全数字锁相环的仿真模型．该模型能使早期的系统级架构选择和算法级行为验证的时间大大缩短．     

锁相环的VHDL-AMS建模与仿真分析

介绍具有混合信号系统描述能力的硬件描述语言VHDL-AMS的新特性。通过对锁相环路进行数学分析，建立锁相环的VHDL-AMS模型，并进行仿真分析。从文中可以看出，应用VHDL-AMS．使得锁相环的仿真设计更加简捷有效。     

基于福克尔-普朗克方程的一阶锁相环跳周模型

锁相环（PLL）的跳周现象是导致失锁的主要原因，也是影响锁相环（PLL）功能正常发挥的主要因素。文章利用福克尔-普朗克（Fokker-Planek）方程研究了一阶锁相环（PLL）的跳周现象，给出了一阶锁相环（PLL）的跳周模型，推导出了一阶锁相环（PLL）每秒钟跳周次数的计算公式。并利用Matlab进行了仿真实验，得到了一些初步结论。     

基于ADS的取样鉴相器分析

介绍了取样锁相环的基本原理和常见实现方式,基于ADS软件对取样鉴相器的理想电路模型和常见取样鉴相器的实际电路模型进行了仿真,实测的取样脉冲显示该电路模型可以较为准确地仿真取样鉴相器的工作特性,根据仿真结果分析了取样鉴相器匹配电路及取样脉冲对称性对取样锁相环性能和稳定性的影响,给出了优化取样锁相环设计的方法。     

一种新型的时间域全数字锁相环Z域模型

针对振荡器输出频率随控制字增加而减小的全数字锁相环,在时间域上建立了新的全数字锁相环的Z域模型.该模型可以分析这种全数字锁相环的带宽和相位裕度.最后,还与全数字锁相环模拟器的仿真结果对比了幅频响应的幅值大小.验证结果表明,理论分析的幅频响应大小和模拟器的仿真结果最多只相差0.5db,从而证明了该Z域模型的正确性.     

基于Multisim的锁相环应用电路仿真

锁相环及其应用电路是“通信电子电路”课程教学中的重点内容。本文设计了基于Multisim的锁相环应用仿真电路,并将其引入课堂教学和课后实验。文中首先给出了锁相环的仿真模型,然后构建了由其构成的锁相环调频、鉴频和接收仿真电路,并给出了仿真波形。实践证明,采用这种方式可以帮助学生对相关内容的理解,并为今后进行系统设计工作打下良好的基础。     

WCDMA无线直放站的Σ-Δ小数分频锁相环设计

根据WCDMA无线直放站锁相环的特点,结合Σ-Δ调制小数分频锁相环 噪声低、分辨率高、步进小的优点,给出了一种适用于WCDMA无线直放站的基于Σ-Δ调制小 数分频锁相环,并采用ADS工具对系统进行了仿真。仿真证明了基于Σ-Δ调制小数分频的WC DM A无线直放站锁相环模型的正确性,对WCDMA无线直放站锁相环设计有一定的指导意义。     

适用于数字锁相环的快速建模方法

为解决数字锁相环基于晶体管级仿真速度慢的问题,提出一种适用于数字锁相环的快速高精度建模方法。该方法直接利用数字模块的设计代码作为输入的仿真文件,并根据Spice仿真结果用Verilog-A对模拟模块进行建模。由于Verilog设计代码能够准确的描述数字模块性能,而Verilog-A模型对模拟模块的各种电路特性都能准确模拟,因此该模型的仿真精度非常高。最终以一种数字锁相环结构为例建立数模混合模型进行仿真,验证了该设计方法的可行性和有效性。     

数字锁相环相位噪声影响因素分析

数字锁相环作为广泛应用的一种频率合成技术,相位噪声是其关键的技术指标。介绍数字锁相环的关键组成部分,从数字锁相环的相位噪声分析模型出发,阐述各组成部分对相位噪声产生的影响,并分析各部分关键指标的选型依据,然后利用仿真软件搭建仿真模型验证分析结果。为数字锁相环的设计,提高相位噪声性能提供了参考依据。     

三阶数字锁相环设计与仿真

三阶锁相环具有多种构成形式和计算方法,根据三阶锁相环的一种构成形式得到其相应的传递函数,通过对传递函数进行分析,得到三阶锁相环稳定工作和快速捕获所需要的相关条件,给出三阶数字锁相环参数计算方法和实现框图。利用matlab仿真工具,构造出实际工程系统模型,对三阶数字锁相环路进行了仿真。验证了该构成形式和计算方法能够保证三阶锁相环快速捕获和稳定工作,可以在实际工程中得到广泛应用。     

基于PSCAD的锁相环参数设计及仿真教学

锁相环原理及参数设计涉及到电路、数学和自动控制等学科,比较抽象,学生理解起来较困难。本文介绍了课堂理论教学与仿真演示、仿真实验操作及习题、检查实验报告和习题情况的仿真教学方法,以及基于理论分析归纳的参数设计原则,再在PSCAD/EMTDC暂态仿真软件中搭建锁相环模型,并进行仿真验证。教学实践表明,该仿真教学方法有助于学生更好地掌握锁相环工作原理及其参数设计方法,能有效提高教学质量。     

三阶电荷泵锁相环系统级设计与仿真验证

本文采用锬相环开环传输函数波特图野三阶电荷泵锁相环进行了系统级设计并且对相位裕度与建立时间．稳定性与环路带宽这两对矛盾进仁了权衡。然后在SIMULINK中建立了包含电荷泵锁相环离散时间特性和非线性本质的行为模型．并进行了仿真验证，     

C波段频率源设计及性能分析

采用锁相环技术设计了一种稳定、低噪声的C波段频率源。建立了锁相环的相位噪声模型并分析影响相位噪声的因素,进行了锁相环低通滤波器的设计。利用软件对环路的稳定性和相位噪声进行仿真,相位裕度在45°以上,环路工作稳定,且具有较好的相位噪声特性     

高频锁相环的可测性设计

边界扫描是数字电路常用的测试技术，基于IEEE1149．1标准的边界扫描技术对一款CMOS高频锁相环进行了可测性设计，该锁相环最高工作频率达GHz。详细讨论了最高输出频率、输出频率范围和锁定时间参数的测试方案，给出了详细的测试电路和测试方法。对应用该测试方案的锁相环电路增加测试电路前后的电路网表进行了Hspice仿真，仿真结果证明该方法能有效测量锁相环的参数，并且对原锁相环电路的功能影响很小。该测试方法可广泛用于高频锁相环的性能评测和生产测试。     

基于数模混合仿真的PLL系统设计

介绍了数模混合信号仿真的设计流程，说明了一种在混合设计的各个层次上对系统进行仿真验证的自上而下的设计方法。在PLL（Phase-Locked Loop）系统设计中，给出了VCO的数学模型和Verilog-A行为级模型．实现了系统行为级模型和晶体管级电路的设计和仿真，并对结果进行了比较。这种设计方法已应用于一种电荷泵锁相环电路设计中，验证了这种设计方法的可行性和有效性。     

PSPICE在锁相环路参数分析与设计中的应用

本文实详细介绍了利用ＰＳＰＩＣＥ仿真锁相环时，环路内各部件建模方法、锁相环仿真实例仿真结果。分析和结果表明了ＰＳＰＩＣＥ在锁相环路参数设计中的重要作用。     

电荷泵锁相环的z域建模

为了对电荷泵锁相环进行更好的模拟及研究,采用采样保持器对进行电路了模拟,得出了一个新型的电荷泵锁相环z域模型。着重介绍了z域模型的推导方法。同时,给出了该模型的Matlab仿真结果,分析了其稳定性,与其他模型进行对比,得出的z域模型相比于之前的模型更容易计算与理解,也方便研究环路稳定性。