基于门控时钟技术的低功耗三值D型触发器设计

本文在三值D型触发器的基础上提出了一种低功耗三值门控时钟D型触发器的设计.该设计通过抑制触发器的冗余触发来降低功耗,PSPICE模拟验证了该触发器具有正确的逻辑功能.与三值D触发器相比,该触发器在输入信号开关活动性较低的情况下具有更低的功耗.同时该电路结构可以推广到基值更高的低功耗多值触发器的设计中.     

一种单锁存器CMOS三值D型边沿触发器设计

提出了一种只使用单个锁存器的CMOS三值D型边沿触发器设计.该电路是通过时钟信号的上升沿后产生的窄脉冲使锁存器瞬时导通完成取样求值.所提出的电路较之以往设计具有更为简单的结构,三值双轨输出时仅需24个MOS管.计算机模拟结果验证了所提出的触发器具有正确的逻辑功能、良好的瞬态特性和更低的功耗.此外,该设计结构极易推广至基值更高的多值边沿触发器的设计.     

低功耗三值双边沿触发器设计

提出了几种分别采用两个锁存器和单个锁存器的三值双边沿触发器设计方案，这些方案包括动态、半静态和静态结构。双锁存器三值双边沿触发器是通过将两个透明的三值闩锁并列构成的。单个锁存器的三值双边沿触发器设计是通过时钟信号的上升沿及下降沿后分别产生的窄脉冲使锁存器瞬时导通完成取样求值。三值双边沿触发器具有对时钟信号的两个跳变均敏感的特点，因此可以抑制时钟信号的冗余跳变。较之三值单边沿触发器，在保持相同数据吞吐量的条件下，采用三值双边沿触发器可使时钟信号的频率减半，从而降低系统功耗。最后给出了采用0．25μm CMOS工艺参数的HSPICE模拟结果及其功耗比较。     

低功耗四边沿触发器设计

根据在保持电路原有性能的前提下可通过降低时钟频率来降低系统功耗的原理和双边沿触发器的设计思想,本文将多值信号信息量大的优点应用于时钟网络上设计了基于三值时钟的四边沿触发器,消除了三值时钟的冗余跳变,从而通过降低时钟频率的方式达到降低功耗的目的。本文设计的四边沿触发器电路结构简单,既可以用于二值时序电路中也可以用于多值时序电路中。模拟结果表明,本文设计的四边沿触发器具有正确的逻辑功能且能有效地降低系统功耗。     

电流型CMOS脉冲D触发器设计

该文根据脉冲触发器的设计要求,结合阈算术代数系统,提出一种电流型CMOS脉冲D触发器的通用结构,用于二值及多值电流型CMOS脉冲触发器的设计,并可方便地应用于单边沿和双边沿触发。在此结构的基础上设计了电流型CMOS二值、三值以及四值脉冲D触发器。采用TSMC 180 nm CMOS工艺参数对所设计的电路进行HSPICE模拟后表明所设计的电路具有正确的逻辑功能和良好的瞬态特性,且较以往文献提出的电流型D触发器,优化了触发器的建立时间和保持时间,二值和四值触发器最差最小D-Q延时比相关文献的主从触发器降低了59.67%和54.99%,比相关文献的边沿触发器降低了4.62%以上,所用晶体管数也相对减少,具有更简单的结构以及更高的电路性能。     

DICE型D触发器三模冗余实现及辐照实验验证

分析了三模冗余(TMR)型D触发器和双互锁存储单元(DICE)型D触发器各自的优点和缺点,基于三模冗余和双互锁存储单元技术的(TMRDICE)相融合方法,设计实现了基于双互锁存储单元技术的三模冗余D触发器。从电路级研究了TMRDICE型D触发器抗单粒子翻转的性能,与其他传统类型电路结构的D触发器进行了抗单粒子翻转性能比较,并通过电路仿真和辐照实验进行了验证。仿真结果表明,TMRDICE型D触发器的抗单粒子翻转性能明显优于传统的普通D触发器、TMR型D触发器和DICE型D触发器。辐照实验结果表明,TMRDICE型D触发器具有最小的翻转截面。     

对基于模代数的三值触发器的研究

本文用模代数讨论三值触发器。提出了基于模代数的三值 JK 触发器。与基于 Post代数的三值 JK 触发器相比,它的逻辑功能是均衡的,它能像二值 JK 触发器一样方便地构成另外二种常用的触发器:三值 D 型触发器与三值 T 型触发器。此外,由时序电路的设计实例,也证实了因它的功能较强而能导致较简单的激励函数与组合电路。     

时钟边沿可控双边沿触发器设计及其应用

本文设计了时钟边沿可控双边沿触发器,在传统的双边沿触发器内部增加时钟控制电路,实现对单个时钟边沿的控制.同时,提出了基于隔态封锁技术的时序电路设计方法,可封锁时钟信号中所有冗余边沿的触发行为.HSPICE模拟与能耗分析证明,本文设计的电路不仅能够封锁所有的冗余时钟边沿的触发,而且可以简化组合电路部分的设计,从而实现更低...     

能量回收技术在D触发器上的应用

将能量回收技术应用于灵敏放大器型D触发器(SAERD),该电路采用单相正弦时钟,用来回收时钟端的能量,对于触发器的内部节点和存储单元仍采用恒定电源。在时钟频率为100～300MHz时,时钟端的功耗较输入方波时平均节省约80%。在SMIC0.13μm工艺下将SAERD应用于一款函数发生器,并与传统主从型D触发器(MSD)实现的电路进行功耗比较。仿真结果显示,时钟频率为200MHz时,功耗节省高达17.1%。     

适用于谐振时钟的CMOS触发器研究

构建的两种适用于谐振时钟的CMOS触发器结构:SAER(Sense Amplifier Energy Recovery)和SDER(Static Differential Energy Recovery),克服了传统触发器在谐振时钟触发下短路功耗大的问题,适用于对时钟网络实现能量回收与节省的系统.在SMIC 0.13 μm工艺下进行功耗和时序参数仿真,对比应用在同样谐振时钟下的传统主从结构触发器MSDFF(Master-Slave D Flip-flop)和高性能触发器HLFF(Hybrid Latch Flip-flop),SAER在测试的频率范围内保证高性能时序参数的同时,实现了三分之一以上的功耗节省.     

Improving Embedding Efficiency of Covering Codes for Applications in Steganography

In image steganography, each pixel can carry a ternary message by choosing adding/subtracting one to/from the gray value. Although ternary covering functions can provide embedding efficiency higher than binary ones, it is necessary to convert the binary message into a ternary format. We propose a novel method that improves the embedding efficiency of binary covering functions by fully exploiting the information contained in the choice of addition or subtraction in the embedding. The improved scheme can perform equally well with, or even outperform, ternary covering functions without ternary conversion of the message.     

基于U_h门的三值触发器和时序电路设计

本文根据基于模代数的各种三值触发器的次态方程,提出用U_k通用门实现各种三值触发器。在此基础上,利用U_k门阵列实现三值时序电路。     

DESIGN OF TERNARY FLIP-FLOPS AND SEQUENTIAL CIRCUITS BASED UPON U_h GATE

According to the next-state equations of various ternary flip-flops(tri-flop),whichare based upon ternary modular algebra,various ternary flip-flops are implemented by usinguniversal-logic-modules,U_hs.Based on it,ternary sequential circuits are implemented by usingarray of universal-logic-modules,U_hs.     

最佳三元序列偶理论研究

本文提出了一种新的具有良好循环自相关特性的离散信号,即最佳三元序列偶。给出了最佳三元序列偶的变换性质,研究了在伪随机二元序列、最佳二元序列偶以及最佳屏蔽二元序列偶基础上,通过插零法构造最佳三元序列偶的方法,从而可以利用现有的最佳信号生成最佳三元序列偶,大大拓宽最佳信号的存在空间,进一步丰富和完善了序列偶最佳相关信号理论。     

基于Uh门的三值触发器和时序电路设计

本文根据基于模代数的各种三值触发器的次态方程,提出用U_h通用门实现各种三值触发器。在此基础上,利用U_h门阵列实现三值时序电路。     

Design of ternary flip-flops and sequential circuits based uponU hgate

According to the next-state equations of various ternary flip-flops (tri-flop), which are based upon ternary modular algebra, various ternary flip-flops are implemented by using universal-logic-modules,U _hs. Based on it ternary sequential circuits are implemented by using array of universal-logic-modules,U _hs. Supported by the National Natural Science Foundation of Zhejiang Province, China.     

A Novel Design Approach for Ternary Compressor Cells Based on CNTFETs

Using multiple-valued logic provides more information transmission over a signal line. So it could solve the binary logic circuits problems such as interconnections requirement. In this paper, a universal method for designing ternary 3-2 and 4-2 compressor cells based on carbon nanotube field-effect transistors (CNTFETs) is presented. The proposed circuits use unique properties of CNTFETs, such as adjustable threshold voltage by changing CNT diameter and ballistic carrier transportation. In both designs transmission gates, ternary decoder and standard ternary buffers with different threshold voltages are used. The proposed compressors receive three (for 3-2 compressor) or four (for 4-2 compressor) ternary digits, produce the summation of these digits and show the results in two ternary digits (Sum, Carry). For evaluation and simulation the proposed circuits, Synopsys HSPICE simulator with 32 nm compact model is used in different simulation conditions.     

三值低功耗多米诺JKL触发器设计及应用

通过对三值触发器和绝热多米诺电路的研究,提出一种新颖低功耗多米诺JKL触发器开关级设计方案。该方案首先利用开关—信号理论,根据三值JKL触发器真值表,推导出三值绝热多米诺JKL触发器开关级结构式;然后利用三值JKL触发器实现三值正循环门电路和三值反循环门电路的设计;最后,经Spice软件模拟证明所设计的三值绝热多米诺JKL触发器逻辑功能正确,与常规三值多米诺JKL触发器相比,能耗节省约69%。     

Design of ternary counter based on adiabatic domino circuit

By researching the ternary counter and low power circuit design method, a novel design of low power ternary Domino counter on switch-level is proposed. Firstly, the switch-level structure expression of ternary loop operation circuit with enable pin is derived according to the switch-signal theory, and the one bit ternary counter is obtained combining the ternary adiabatic Domino literal operation circuit and buffer. Then the switch-level structure expression of enable signal circuit is derived, and the four bits ternary counter is obtained by cascade connection. Finally, the circuit is simulated by Spice tool and the output waveforms transform in proper order indicating that the logic function is correct. The energy consumption of the four bits ternary adiabatic Domino counter is 63% less than the conventional Domino counterpart.     

基于CNFET的高性能三值SRAM-PUF电路设计

通过对碳纳米管场效应晶体管（Carbon Nanotube Field Effect Transistor,CNFET）和物理不可克隆函（Physical Unclonable Functions,PUF）电路的研究,提出一种高性能三值SRAM-PUF电路结构.该电路结构首先利用交叉耦合三值反相器产生随机电流,并对其电流进行失配分析;然后结合三值SRAM单元的电流竞争得到随机的、不可克隆的三值输出信号"0"、"1"和"2".在32nm CNFET标准模型库下,采用HSPICE对所设计的三值SRAM-PUF电路进行Monte Carlo仿真,分析其随机性、唯一性等性能.模拟结果表明所设计的三值SRAM-PUF电路归一化随机性偏差和唯一性偏差均为0.03%,且与传统二值CMOS设计的PUF电路相比工作速度提高33%,激励响应对数量为原来的（1.5）ⁿ倍.