高性能42nm栅长CMOS器件

研究了20～50nm CMOS器件结构及其关键工艺技术,采用这些创新性的工艺技术研制成功了高性能42nm栅长CMOS器件和48nm栅长的CMOS环形振荡器.在电源电压VDD为±1.5V下,NMOS和PMOS的饱和驱动电流Ion分别为745μA/μm和-530μA/μm,相应的关态漏电流Ioff分别为3.5nA/μm和-15nA/μm.NMOS的亚阈值斜率和DIBL分别为72mV/Dec和34mV/V,PMOS的亚阈值斜率和DIBL分别为82mV/Dec和57mV/V.栅长为48nm的CMOS 57级环形振荡器,在1.5V电源电压下每级延迟为19.9ps.     

高性能70nm CMOS器件

首次在国内成功地制作了栅长为70nm的高性能CMOS器件。为了抑制70nm器件的短沟道效应同时提高它的驱动能力,采用了一些新的关键工艺技术,包括3nm的氮化栅氧化介质,多晶硅双栅电极,采用重离子注入的超阱倒掺杂沟道剖面,锗预无定形注入加低能注入形成的超浅源漏延伸区,以及锗预无定形注入加特殊清洗处理制备薄的、低阻自对准硅化物等。CMOS器件的最短的栅长（即多晶硅栅条宽度）只有70nm,其NMOS的阈值电压、跨导和关态电流分别为0.28V、490mS/m和0.08nA/um;而PMOS阈值电压、跨导和有关电流分别为-0.3V、340mS/mm和0.2nA/um。并研制成功了100nm栅长的CMOS57级环形振荡器,其在1.5V、2V和3V电源电压下的延迟分别为23.5ps/级、17.5ps/级和12.5ps/级。     

高性能70nm CMOS器件

首次在国内成功地制作了栅长为 70 nm的高性能 CMOS器件 .为了抑制 70 nm器件的短沟道效应同时提高它的驱动能力 ,采用了一些新的关键工艺技术 ,包括 3nm的氮化栅氧化介质 ,多晶硅双栅电极 ,采用重离子注入的超陡倒掺杂沟道剖面 ,锗预无定形注入加低能注入形成的超浅源漏延伸区 ,以及锗预无定形注入加特殊清洗处理制备薄的、低阻自对准硅化物等 . CMOS器件的最短的栅长 (即多晶硅栅条宽度 )只有 70 nm,其 NMOS的阈值电压、跨导和关态电流分别为 0 .2 8V、 490 m S/m和 0 .0 8n A/μm ;而 PMOS阈值电压、跨导和关态电流分别为- 0 .3V、 34 0 m S/m m和     

具有应变沟道及EOT 1.2nm高性能栅长22nm CMOS器件

深入研究了亚30nm CMOS关键工艺技术,特别是提出了一种新的低成本的提高空穴迁移率的技术--Ge预非晶化S/D延伸区诱生沟道应变技术,它使栅长90nm pMOS空穴有效迁移率在0.6MV/cm电场下提高32%.而且空穴有效迁移率的改善,随器件特征尺寸缩小而增强.利用零阶劳厄线衍射的大角度会聚束电子衍射分析表明,在沟道区相应的压应变为-3.6%.在集成技术优化的基础上,研制成功了高性能栅长22nm应变沟道CMOS器件及栅长27nm CMOS 32分频器电路(其中分别嵌入了57级/201级环形振荡器),EOT为1.2nm,具有Ni自对准硅化物.     

纳米CMOS器件中源/漏串联电阻栅长相关性研究

本文利用恒定迁移率、直接I_d-V_gs和Y函数三种方法对纳米CMOS器件中提取的源/漏串联电阻(R_sd)与器件栅长(L)相关性进行了研究。结果表明,采用恒迁移率方法得到的R_sd具有与栅长无关的特性,纳米小尺寸CMOS器件的R_sd值在14.3Ω～10.9Ω之间。直接I_d-V_gs和Y函数方法都得到了与L相关的R_sd值,误差分析发现从直接I_d-V_gs和Y函数两种方法中提取的R_sd对L依赖性与提取过程中的栅极电压导致有效沟道迁移率(μ_eff)降低有关,推导过程中忽略了这种影响,R_sd值叠加了一个与栅长相关的量。本文计算了这个叠加的误差值,并得到消除此误差值之后各个栅长器件的R_sd值。     

具有应变沟道及EOT 1.2nm高性能栅长22nm CMOS器件

深入研究了亚30nm CMOS关键工艺技术，特别是提出了一种新的低成本的提高空穴迁移率的技术--Ge预非晶化S/D延伸区诱生沟道应变技术，它使栅长90nm pMOS空穴有效迁移率在0.6MV/cm电场下提高32%. 而且空穴有效迁移率的改善，随器件特征尺寸缩小而增强. 利用零阶劳厄线衍射的大角度会聚束电子衍射分析表明，在沟道区相应的压应变为-3.6%. 在集成技术优化的基础上，研制成功了高性能栅长22nm应变沟道CMOS器件及栅长27nm CMOS 32分频器电路（其中分别嵌入了57级/201级环形振荡器）, EOT为1.2nm,具有Ni自对准硅化物.     

具有应变沟道及EOT 1.2nm高性能栅长22nm CMOS器件

深入研究了亚30nm CMOS关键工艺技术,特别是提出了一种新的低成本的提高空穴迁移率的技术--Ge预非晶化S/D延伸区诱生沟道应变技术,它使栅长90nm pMOS空穴有效迁移率在0.6MV/cm电场下提高32%.而且空穴有效迁移率的改善,随器件特征尺寸缩小而增强.利用零阶劳厄线衍射的大角度会聚束电子衍射分析表明,在沟道区相应的压应变为-3.6%.在集成技术优化的基础上,研制成功了高性能栅长22nm应变沟道CMOS器件及栅长27nm CMOS 32分频器电路(其中分别嵌入了57级/201级环形振荡器),EOT为1.2nm,具有Ni自对准硅化物.     

高性能亚100nm栅长氮氧叠层栅介质难熔W/TiN金属栅电极CMOS器件

在国内首次将等效氧化层厚度为1.7nm的N/O叠层栅介质技术与W/TiN金属栅电极技术结合起来,用于栅长为亚100nm的金属栅CMOS器件的制备.为抑制短沟道效应并提高器件驱动能力,采用的关键技术主要包括:1.7nm N/O叠层栅介质,非CMP平坦化技术,T型难熔W/TiN金属叠层栅电极,新型重离子超陡倒掺杂沟道剖面技术以及双侧墙技术.成功地制备了具有良好的短沟道效应抑制能力和驱动能力的栅长为95nm的金属栅CMOS器件.在VDS=±1.5V,VGS=±1.8V下,nMOS和pMOS的饱和驱动电流分别为679和-327μA/μm.nMOS的亚阈值斜率,DIBL因子以及阈值电压分别为84.46mV/dec,34.76mV/V和0.26V.pMOS的亚阈值斜率,DIBL因子以及阈值电压分别为107.4mV/dec,54.46mV/V和0.27V.结果表明,这种结合技术可以完全消除B穿透现象和多晶硅耗尽效应,有效地降低栅隧穿漏电并提高器件可靠性.     

88 nm栅长fmax＝201 GHz InP基In0.53Ga0.47As/In0.52Al0.48As HEMT器件

我们成功研制了栅长88 nm, 栅宽2 50 μm, 源漏间距为2.4 μm 的InP基In0.53Ga0.47As/In0.52Al0.48As高电子迁移率器件(HEMT)。栅是使用PMMA/Al/UVⅢ,通过优化电子束曝光时间及其显影时间的方式制作的。这些器件有比较好的直流及其射频特性：峰值跨导、最大源漏饱和电流密度、开启电压、ft和fmax 分别为765 mS/mm, 591 mA/mm, -0.5 V, 150 GHz 和201 GHz。这些器件将非常适合于毫米波段集成电路。     

High Performance 70nm CMOS Devices

首次在国内成功地制作了栅长为70nm的高性能CMOS器件．为了抑制70nm器件的短沟道效应同时提高它的驱动能力,采用了一些新的关键工艺技术,包括3nm的氮化栅氧化介质,多晶硅双栅电极,采用重离子注入的超陡倒掺杂沟道剖面,锗预无定形注入加低能注入形成的超浅源漏延伸区,以及锗预无定形注入加特殊清洗处理制备薄的、低阻自对准硅化物等．CMOS器件的最短的栅长(即多晶硅栅条宽度)只有70nm,其NMOS的阈值电压、跨导和关态电流分别为0.28V、490mS/m和0.08nA／μm;而PMOS阈值电压、跨导和关态电流分别为－0.3V、340mS／mm和0.2nA／μm．并研制成功了100nm栅长的CMOS57级环形振荡器,其在1.5V、2V和3V电源电压下的延迟分别为23.5ps/级、17.5ps/级和12.5ps/级．     

A High Performance Sub-100nm Nitride/Oxynitride Stack Gate Dielectric CMOS Device with Refractory W/TiN Metal Gates

在国内首次将等效氧化层厚度为1.7nm的N/O叠层栅介质技术与W/TiN金属栅电极技术结合起来,用于栅长为亚100nm的金属栅CMOS器件的制备.为抑制短沟道效应并提高器件驱动能力,采用的关键技术主要包括:1.7nm N/O叠层栅介质,非CMP平坦化技术,T型难熔W/TiN金属叠层栅电极,新型重离子超陡倒掺杂沟道剖面技术以及双侧墙技术.成功地制备了具有良好的短沟道效应抑制能力和驱动能力的栅长为95nm的金属栅CMOS器件.在VDS=±1.5V,VGS=±1.8V下,nMOS和pMOS的饱和驱动电流分别为679和-327μA/μm.nMOS的亚阈值斜率,DIBL因子以及阈值电压分别为84.46mV/dec,34.76mV/V和0.26V.pMOS的亚阈值斜率,DIBL因子以及阈值电压分别为107.4mV/dec,54.46mV/V和0.27V.结果表明,这种结合技术可以完全消除B穿透现象和多晶硅耗尽效应,有效地降低栅隧穿漏电并提高器件可靠性.     

高k栅介质/金属栅结构CMOS器件的等效氧化层厚度控制技术

随着CMOS器件特征尺寸的不断缩小,绝缘栅介质层也按照等比例缩小的原则变得越来越薄,由此而产生的栅漏电流增大和可靠性降低等问题变得越来越严重。传统的SiO2栅介质材料已不能满足CMOS器件进一步缩小的需要,而利用高介电常数栅介质(高k)取代SiO2已成为必然趋势。综述了国内外对纳米尺度CMOS器件高k栅介质的等效氧化层厚度(EOT)控制技术的一些最新研究成果,并结合作者自身的工作介绍了EOT缩小的动因、方法和展望。     

Performance of 30 nm Gate Length InAlAs-InGaAs MODFETs: Comparison of Conventional and Asymmetric Coupled-Well Transport Channel Configurations

This paper presents simulation results highlighting the effects of variations in the transverse potential profile of the transport channel, on the electrical characteristics of Modulation Doped Field-Effect Transistors (MODFETs). In particular, the I-V and f_T-V_g characteristics of 30 nm gate length InAlAs-InGaAs MODFETs, having conventional quantum well channels, are in good agreement with our simulations. The simulation further predicts improvement in performance when asymmeteric coupled quantum wells are used as the electron transport channels. Energy bands, 2-D electron distributions, and various I-V characteristics are compared for conventional quantum well and asymmeteric coupled quantum well channels. Both quantum well and quantum wire configurations are enhanced by the incorporation of asymmetric coupled quantum well channel.