基于JESD204B标准的多通道数据同步传输设计

多通道数据同步采集传输是信号采集系统要解决的关键问题。针对多通道数据采集系统前端模拟部分与后端数字信号处理部分高速同步传输面临的挑战,文中介绍了采用基于JESD204B协议的模数/数模转换器(ADC/DAC)与现场可编程门阵列相结合的数据同步传输设计,简述了该系统的基本架构。对基于JESD204B标准子类1的多通道数据采集传输过程中的延时原因进行了分析,利用JESD204B标准子类1同步原理,通过关键控制信号的设计和处理,可以实现接收多通道和发送多通道数据同步传输,有效控制板间及板内多片ADC/DAC之间进行同步采样,从而解决信号采集系统带宽和采样率提高带来的挑战。     

JESD204B协议中发送端同步电路设计与实现

作为JEDEC最新的AD/DA采样数据传输协议,JESD204B协议新增了对多通道串行传输的同步支持。为了确保多通道同步传输的准确性,发送端同步电路采用Verilog HDL设计并实现了协议规定的码群同步,初始通道对齐与的同步字节替换等功能。Modelsim仿真结果验证了发送端同步电路符合协议要求,Design Complier（0.18 μm工艺库）综合结果表明电路在数据传输阶段的处理频率达到255.03MHz,可应用于JESD204B高速串行接口电路设计中。     

基于JESD204B协议的高速数据传输接口设计与实现

为解决高速AD采集项目中PCB布线复杂及多通道数据同步的问题,对基于JESD204B协议的数据传输接口进行了研究。文中利用Xilinx FPGA的GTX高速收发器,实现了基于JESD204B协议的10Gbps数据传输。简述了该系统的架构,详细地阐述了JESD204B链路建立的关键参数配置和数据帧解码的软件设计,并结合Matlab程序对系统的指标进行测试。     

基于JESD204B协议的相控阵雷达下行同步采集技术应用

多通道数据的同步采集是数字相控阵雷达下行数据接收和处理要解决的关键问题。提出了支持JESD204B协议的模数转换器和支持JESD204B协议的FPGA软核相结合的设计方案。利用JESD204B协议的确定性延迟特性,只要保证通道间下行数据的相互延迟不超过一个多帧时钟周期,通过关键控制信号的设计和处理,通道间可以实现数据的同步,有效控制板内多片ADC之间进行同步采样,从而解决数字相控阵雷达下行数据因采集带来的相位一致性问题。     

基于JESD204B协议的数据传输接口设计

为解决AD采集项目中PCB布线复杂及码间同步的问题,对基于JESD204B协议的数据传输接口进行了研究。文中利用Xilinx Kintex-7 FPGA的GTX高速收发器,实现了基于JESD204B协议的数据发送和数据接收接口。在仿真测试平台,将构造的正弦信号送入发送接口,再经接收接口解析出来,与发送的原始数据比较,验证JESD204B数据传输接口的逻辑功能。经测试,发送前的原始数据与从接收接口解析出的数据一致,所设计的电路实现了基于JESD204B协议的数据传输功能。     

JESD204B接口协议中的加扰电路设计

数据加扰有助于避免在高速串行传输中出现频谱杂散,对JESD204B协议规定的加扰电路进行了具体设计和实现。首先详细描述了协议要求,以8位并行加扰为例阐述了自同步加扰和解扰的电路原理,最后根据解扰器输出状态与初始状态值有关这一问题提出了改进的电路结构以及关键设计代码。仿真结果表明,该改进电路完全满足协议要求,可应用于JESD204B规范的高速串行接口电路设计。     

基于JESD204协议的AD采样数据高速串行传输

为解决传统采样数据并行传输时受码间同步及串扰影响的问题,研究了ADC采样数据的高速串行传输协议——JESD204协议,提出了一种具有自主知识产权的、基于FPGA中高速串行收发器GTX实现JESD204协议IP核的方法,实现了对ADC采样数据的高速串行传输并接收。实验表明,采用基于JESD204协议的高速串行传输方式可实现单通道3.2 Gb/s的传输速度,符合机载通信终端小型化的发展趋势。     

JESD204B接口协议中的8B/10B解码器设计

JESD204B是一种用于数据转换器和逻辑器件内部高速互连的行业新标准,可支持高达12.5 Gbit/s的多通道同步和串行数据传输。设计和实现了一种符合JESD204B协议规范的8B/10B解码器,除了能够正确解码外,还包括控制字符、判断电路、数据极性检测和错误码字检测电路。利用极性信息简化了解码电路,利用组合逻辑提高了检错和极性检测速度,采取并行处理的拓扑结构加快了电路运行速度。跟其他典型电路相比,在芯片面积上缩小了近50%,最高工作频率提高了25%,满足JESD204B协议的指标要求。     

基于JESD204B协议的高速雷达数字接收机设计

JESD204B协议的广泛运用以及其带来的好处,为雷达接收机提高集成度实现高速采集提供了可能。介绍了采用基于JESD204B协议的AD9680 ADC与可实现ESD204B协议数据帧解码的FPGA的高速雷达数字接收机的设计,简述了该接收机的系统架构,详细地阐述了数据帧解码的软件设计以及结合FPGA逻辑分析软件Chipscope和Matlab程序对系统的指标进行测试。     

电扫描比幅的无线电测向技术

电扫描多波束比幅测向体制通过比较相邻天线接收通道上的信号幅度来实现测向,可应用于日常无线电测向中.本文介绍了电扫描多波束比幅测向系统的系统组成和测向原理,对影响系统性能的主要因素进行了分析,并对多通道幅度不一致性对测向精度的影响进行了详细仿真分析.     

基于AD9154的八通道信号产生器设计

本文设计了八通道信号产生器,以适应通信对抗装备的发展。JESD204B是一种高速串行总线协议,主要应用于转换器与FPGA的数据传输接口,和并行数据总线相比有着明显的优势。AD9154是一款具有JESD204B接口的四通道模数转换器(DAC)。现场可编程门阵列(FPGA)可产生数字波形信号,其高速串行收发器接口可通过JESD204B总线协议将波形数据发送给AD9154芯片产生模拟信号。使用2片AD9154与1片FPGA为核心器件,完成硬件电路和软件程序设计,最后测试了产生信号的技术指标。     

P-L波段多通道数字收发组件设计

通过P-L波段数字T/R组件的研制，实现了DC-2000 MHz频率范围内任意波形信号的射频直接产生和射频直接采样，并通过JESD204B协议和同步时钟驱动的设计，实现了多数字通道间的收发同步，最终通过上位机软件实现对多数字收发通道的波形、频率、相位等参数的实时控制。     

JESD204B接口协议中的8B10B编码器设计

JESD204B作为SERDES接口的最新标准协议,相较于传统的接口标准,在众多方面有着明显的优势,可支持高达12.5Gbps的多通道同步和串行数据传输。基于JESD204B接口协议设计和实现了一种新型8B10B编码器。利用极性信息简化编码码表;利用3B4B与5B6B并行编码提升电路工作频率;利用人为加入一位均衡信息,减少逻辑处理层数。同时对协议规定之外的控制字节作以特殊处理。仿真结果表明,该电路完全符合协议规范,并在电路面积、功耗及最大工作频率等方面具有一定优越性。     

基于JESD204协议的高速串行采集系统

在通信设施、成像设备、工业仪器仪表等需要大量数据的系统中,要求数据转换级提供越来越宽的分辨率和越来越高的采样率。并行接口的物理布局和串行LVDS方法的比特率限制,给设计人员带来技术障碍。文中基于Xilinx Vertx6 FPGA 的GTX高速串行接口实现了JESD204B协议,有效地解决了传统采集数据并行传输时的各种问题     

基于JESD204B的射频信号高速采集系统设计

为了解决传统转换器传输接口传输速率低、抗干扰差、布局布线面积大等问题,设计了一种基于JESD204B的射频信号高速采集系统。系统对接收到的射频信号进行下变频处理,通过高速ADC对解调基带信号直接采样,采样后的数字基带信号通过自主设计的JESD204B接口逻辑传输至FPGA并缓存。测试结果表明,系统可实现1.0 Gsample/s采样率的直接采样,数据传输速率可达10 Gbit/s,且数据链路稳定可靠。     

一种符合JESD204C协议的并行FEC译码器

基于JESD204C协议,设计了一种适用于64B/66B链路层的并行FEC译码器。该电路采用64位并行处理方案,降低了电路对时钟频率的要求。针对协议使用的缩短(2074,2048)二进制循环码,设计了快速旋转电路,降低了电路设计的复杂度。使用Modelsim软件完成了功能验证,结果表明,译码器能够完成数据收发、纠错和报错等功能。采用了TSMC 65 nm标准数字工艺库,在Design Compiler平台上完成了逻辑综合,报告显示,译码器电路工作频率为500 MHz时,时间裕度为0.10 ns,单通道数据处理速度可达32 Gbit/s。