基于多项式分解的自适应FIR滤波器脉动结构

该文由多项式信号的并行表达得到一种FIR滤波器并行结构。通过对FIR滤波器并行结构的分析,提出了几种自适应FIR滤波器的并行处理算法．同时给出了相应的脉动实现结构。     

32阶FIR滤波器的FPGA实现

阐述了有限冲击响应（FIR）低通滤波器的窗函数设计方法,利用并行分布式算法在现场可编程门阵列上实现了32阶FIR低通滤波器。采用Altera公司中Stratix系列芯片内部的ROM实现了一种基于查找表结构的FIR数字滤波器,从而将卷积运算变换成一种查表后的加法运算,提高了运算速度,节省了逻辑单元。仿真结果表面,基于并行分布式算法．的FIR滤波器最大处理速度可以达到200MHz。     

基于位并行DA结构的高速FIR滤波器

针对目前利用FPGA实现基于分布式算法(DA)FIR滤波器的不足,以及为了实现高速FIR滤波器,提出了一种位并行分布式算法结构的解决方案。采用位并行分布式算法和流水线式并行加法器树,在Xilinx Virtex5系列FPGA上实现了高速FIR滤波器。该滤波器工程经ISE 12.3综合、布局布线后,利用Modelsim SE 6.5和Matlab联合仿真。仿真结果表明,该设计可以提高滤波器处理速度,32阶的滤波器最高时钟频率可达到399.624 MHz。对滤波器进行进一步优化,节约了硬件资源占用。     

基于时分处理的FIR内插滤波器的设计与实现

本文从设计原理和硬件结构两个方面对FIR内插滤波器的设计与实现方法进行了分析.以降低硬件开销和提高处理速度为目标,提出了基于子滤波器时分处理的多相滤波器设计方法,并针对具体器件就算法的实现进行了讨论.最后,以第三代移动通信系统WCDMA中基带成形滤波器为实例比较了几种方法之间的差异.     

基于并行流水线结构的可重配FIR滤波器的FPGA实现

数字信号处理常常是计算密集和高性能应用所要求的.FIR滤波器由于具有稳定性和简单性,在数字信号处理中常被采用.随着实时性和低成本要求的提高,对FIR滤波器的要求也越来越高.单一的流水结构和并行FIR结构都不能很好地满足要求.因此,提出一种FPGA实现的并行流水结构的FIR滤波器的实现方案.     

系数预处理在FIR数字滤波器设计中的应用

系数预处理属于算法强度缩减的范畴.本文主要介绍了系数预处理的思想,通过系数预处理减少FIR数字滤波器中乘法运算器的个数而适当地增加加法运算器的个数,从而对FIR数字滤波器的结构进行改进,同时给出了较为完整的改进算法的ASIC实现,对于输入的信号其长度为可变的情况也给出了通过分段卷积的方法来实现的思想,并且给出了具体的实例.通过合理的设计,大大减少了FIR数字滤波器芯片的面积,提高芯片的信号处理速度.     

基于时分处理的FIR内播滤波器的设计与实现

本文从设计原理和硬件结构两个方面对FIR内插滤波器的设计与实现方法进行了分析。以降低年开销和提高处理速度为目标，提出了基于滤波器时分处理的多相滤波器设计方法，并针对具体器件就算法的实现进行了讨论。最后，以第三代移动通信系统WCDMA中基带成形滤波器为实例比较了几种方法之间的差异。     

基于FPGA的FIR滤波器设计与仿真

FIR数字滤波器以其良好的线性相位特性被广泛使用,属于数字信号处理的基本模块之一.FPGA具有的灵活的可编程逻辑可以方便地实现高速数字信号处理.为了提高实时数字信号处理的速度,利用FPGA芯片内部的ROM实现一种查找表结构的FIR数字滤波器.并用MATLAB对实验结果进行仿真和分析,证明了设计的可行性.     

基于DA算法的高速FIR滤波器

FIR滤波器的DA算法与改进 1 FIR滤波器结构 一个直接N阶FIR滤波器的信号流程见图1A,其转置结构见图1B. 2 FIR滤波器的DA算法实现原理 下面介绍如何用查表方式实现乘法运算.     

采用多级子并行滤波器级联结构的并行FIR滤波器

在并行FIR的快速迭代短卷积算法(ISCA)基础上,采用多级小尺寸并行FIR结构级联结构,实现了一种新型并行FIR滤波器.在增加一定量的加法器和延迟单元等弱运算强度单元的情况下,大大减少使用的乘法器数量.一个采用3级(2×3×6)级联结构的2并行36抽头FIR滤波器仅需18个乘法器,比单级ISCA算法实现的FIR结构节省了67%,更适合于专用并行FIR滤波器的VLSI实现.     

一种小波分解滤波器高速实现结构

近年来,小波变换得到了广泛的应用,快速塔式分解算法是它应用的一个有利工具,其地位相当于FFT之于Fourier分析,因此DWT的快速硬件实现变成了其应用的一个重要问题,本文通过将并行systolic FIR滤波器结构引入小波分解滤波器的设计,得到了一种小波分解滤波器的实现结构。该结构由于应用了systolic技术及采用并行结构,除了可以提高运算速度外,还可以提高系统的数据吞吐率以及降低系统功耗。     

Low-Area/Power Parallel FIR Digital Filter Implementations

This paper presents a novel approach for implementing area-efficient parallel (block) finite impulse response (FIR) filters that require less hardware than traditional block FIR filter implementations. Parallel processing is a powerful technique because it can be used to increase the throughput of a FIR filter or reduce the power consumption of a FIR filter. However, a traditional block filter implementation causes a linear increase in the hardware cost (area) by a factor of L, the block size. In many design situations, this large hardware penalty cannot be tolerated. Therefore, it is important to design parallel FIR filter structures that require less area than traditional block FIR filtering structures. In this paper, we propose a method to design parallel FIR filter structures that require a less-than-linear increase in the hardware cost. A novel adjacent coefficient sharing based sub-structure sharing technique is introduced and used to reduce the hardware cost of parallel FIR filters. A novel coefficient quantization technique, referred to as a scalable maximum absolute difference (MAD) quantization process, is introduced and used to produce quantized filters with good spectrum characteristics. By using a combination of fast FIR filtering algorithms, a novel coefficient quantization process and area reduction techniques, we show that parallel FIR filters can be implemented with up to a 45% reduction in hardware compared to traditional parallel FIR filters.     

基于并行FIR滤波器结构的数字下变频

对宽带信号进行并行处理,可同时满足低功耗和实时性的要求,已成为目前宽带信号处理的研究热点。本文提出了一种可在FPGA中实现的并行快速FIR滤波器设计方法。该方法通过应用并行多相处理技术中的一种新型分布式处理算法,在滤波器结构上实现了多级级联的形式,增强了中频处理的灵活性和通用性,节省了硬件开销。仿真结果表明,该算法很好的解决了原始低通滤波器速度跟不上A/D采样率的问题,把采样率提高到了320MHz以上。同时该方法应用软件实现并行信号处理,避免了使用DDC专用芯片,具有较强的通用性,可以很好的移植到其他CPLD中。     

一种基于FPGA的并行流水线FIR滤波器结构

提出了一种在FPGA器件上实现的流水线并行FIR滤波器结构。首先比较了FIR滤波器三种硬件实现所用的资源,然后在理论上推出该流水线并行结构滤波器的实现方法及其可行性,给出了硬件实现模块。实验结果表明,这种改进滤波器结构实现的算法可以灵活地处理综合的面积和速度的约束关系,使设计达到最优。     

基于脉动阵列的FIR滤波器设计

为了提高FIR滤波器的运算速度,把脉动阵列的处理器结构和FIR滤波器相结合,设计了高效的FIR滤波器。该结构具有模块化、规则性和高度流水的特点。在FPGA上验证,实验结果表明,该设计达到了较高的运算速度,可以满足数字信号处理中高效、实时的要求。而且该结构易于扩展,可实现任意阶的FIR滤波器。     

Fast Implementation of 3-D Digital Filters Via Systolic Array Processors

In this paper a fast implementation architecture of three-dimensional (3-D) FIR or IIR digital filters via systolic VLSI array processors is described. The modular structure presented is comprised of similar processing elements in a linear cascade configuration with local interconnections. High speed throughput rates are attained due to high concurrency, which is achieved by exploiting both pipelining and parallelism. The considered 3-D FIR and IIR filters may be used for the processing of reconstructed 3-D images and in medical imaging applications.     

一种新的高速自适应滤波的脉动实现结构

LMS算法具有计算简单,易于实现的特点,被广泛应用于诸如通信和雷达等许多信号处理领域,对其高速实现结构的研究一直是滤波器结构设计中的一个研究重点和热点。该文基于并行流水线LMS(PIPLMS)算法,设计了一种高速自适应滤波器脉动结构。该结构既具有脉动结构的高度流水特性,又具有一定的并行性。与已有结构相比,该文设计的结构具有更高的数据吞吐率。同时由于其并行特性,该结构还具有更低的系统功耗,更大的步长因子选择范围和更快的收敛速度。     

自适应滤波器并行实现

并行处理是高速实时信号处理领域研究的主要技术,随着信号处理技术的发展,并行处理技术越来越受到人们的重视。本文通过对数字信号进行多项式并行表示,提出了自适应有限冲激响应（ＦＩＲ）滤波器并行实现的几种新方法。作者对这些方法进行了性能分析和比较,狄得了一些有意义的结论。