ΔⅠ噪声的抑制方法

ΔⅠ噪声是电子电路设计过程中经常遇到的问题,它不但影响同一集成芯片其他门电路的正常工作,还会影响其他集成芯片的正常工作.本文主要论述ΔⅠ噪声的产生机理、危害性和抑制方法.     

三阶一位量化CIFB结构∑-ΔADC调制器设计

提出了一种基于Maltab SIMULINK的Sigma-Delta调制器的设计与仿真方法,采用单环三阶CIFB结构、一位量化器位数和256倍过采样率,设计中对噪声传输函数的零极点和系统反馈系数进行了优化,缩小了模拟电路的设计难度,提升了系统稳定性。在考虑积分器的有限直流增益、饱和电压、压摆率和增益带宽等非理想因素情况下进行建模,得到了SNDR和ENOB分别为123 dB,20.14 bits,仿真结果表明,该结构可在低量化位数的情况下,得到较高的精度和较好的稳定性,可在高层次上指导调制器晶体管级电路设计。     

∑-Δ调制噪声整形的研究

介绍∑-△调制器的基本结构,分析∑-△调制技术对噪声进行整形的基本原理及过采样率、∑-△调制器的级数对整形效果的影响,从中获得了一些有用的结论.     

∑-△调制噪声整形的研究

介绍 Σ-Δ调制器的基本结构 ,分析 Σ-Δ调制技术对噪声进行整形的基本原理及过采样率、Σ-Δ调制器的级数对整形效果的影响 ,从中获得了一些有用的结论。     

基于∑-Δ调制的分数频率综合器杂散分析

详细介绍了∑-Δ调制技术,并对其抑制分数频率综合器杂散的性能进行了深入分析。     

量化噪声对稳健性水印的影响

图像在有损压缩、数/模转换过程中会有不同程度的噪声.噪声对图像的影响只能用概率统计方法来评估.水印作品在存储之前化为整数值时会出现量化失真.量化给作品带来的误差大小取决于该项位于量化因子两个整数倍之间的位置;量化对水印的影响是由噪声和水印参考模板之间相关的期望值决定的;量化误差与水印无关,而当量化因子足够大时,量化器的输出为零.     

基于音频信号的量化噪声教学实验

量化噪声的产生及其特性，是数字信号处理课程中一个贴近工程实践的重要知识点。有别于传统理论讲授模式，本文设计了一个“量化噪声响起来、看得见”的教学实验，分别通过截尾和舍入两种量化方式对音频信号进行处理，不仅可以让学生直观感受量化噪声的存在与特性，还可以更深刻理解量化方式、量化位数等因素对量化噪声特性的影响。     

△-∑小数分频频率合成器带外量化噪声滤除技术

为了实现对带外量化噪声进行有效抑制,基于对电荷泵（CP）电流不匹配引起的△-∑量化噪声建模,该文提出一种新型小数分频频率合成器（Frac-N）模型。该模型是在传统小数分频频率合成器的反馈之路上嵌入一个噪声滤除器（NF）,该噪声滤除器是由一个不含分频器的宽频带锁相环（PLL）构成。采用该噪声滤除技术不但可以对高阶△-∑调制器（DSM）产生的带外相位噪声进行抑制,还可以减小由于电荷泵（CP）不匹配引起的量化噪声。仿真结果验证了该方法的有效性。     

基于∑-Δ调制的新型数字功率放大器设计

分析了二阶Σ-Δ调制技术的原理,设计了基于过采样、插值滤波和噪声整形技术、 Σ-Δ调制的数字D类功率放大器,并进行了建模仿真。仿真结果表明,设计的Σ-Δ调制数 字 功率放大器输出信噪比高,开关损耗小,整个系统工作频率低。Σ-Δ调制新型数字功率放 大器可以用低端硬件方便实现,有很好的应用价值。     

∑-Δ调制器的六阶噪声整形算法

文章介绍了SDMADC的单一环路和MASH两种结构的优缺点。通过对过采样理论和噪声整形原理的分析,来满足设计的要求推导出六阶MASH算法。为了降低过采样率,同时提高调制器的动态范围和信噪比,可以采用增加积分器的个数,考虑合理的级数,采用三级MASH(2-2-2)结构,采用单比特量化,通过增加调制器的阶数,来满足设计的要求。采用MATLAB进行了仿真,提供一种Sigma-Delta ADC在算法设计中的解决方案。     

一种基于标准CMOS工艺的∑-Δ ADC设计与实现

文章介绍了一款基于华润上华的0.5μm DPTM CMOS工艺的∑-Δ ADC设计方法和实现过程。同时对∑-ΔADC实现的基本原理、过采样技术和噪声整形技术进行了论述。最后对其在具体的电路中的实现方法作了相应的探讨。     

具有量化噪声抑制的小数分频器

介绍了一款用于分数分频频率综合器的具有量化噪声抑制功能的小数分频器。使用4/4.5双模预分频器,将分频步长降为0.5,使带外相位噪声性能提高6 dB。ΣΔ调制器和分频器的配合使用一种非常简单的编程方式。采用同步电路消除异步分频器的抖动。采用该分频器的频率综合器在SMIC 0.18μm RF工艺下实现,芯片面积为1.47 mm×1 mm。测试结果表明,该频率综合器可以输出1.2～2.1 GHz范围的信号。测试的带内相位噪声小于-97 dBc/Hz,在1 MHz频偏处的带外相位噪声小于-124 dBc/Hz。在1.8 V的电源电压下,消耗的电流为16 mA。     

Dithering对ADC量化误差影响的分析研究

针对模数转换器ADC中抖动Dithering对量化噪声的影响问题,对3种典型分布的抖动信号进行了理论分析研究,并通过系统模型直接验证输出波形。理论分析及实验结果表明只要加入的Dithering信号能够降低量化噪声对输入信号的依赖关系,并且Dithering信号的特征函数在一定条件下能够为零,则Dithering信号就能有效地改善ADC的非线性特性,在一定程度上减少量化噪声对系统性能的影响,其中均匀分布的Dithering信号可以明显改善ADC的性能,从而也印证了上述分析和结论。     

一种模／数混合型FIR噪声滤波器设计

：针对现有数字FIR噪声滤除技术的噪声放大问题,结合模拟电路的方法,提出一种新的混合型FIR噪声滤波技术。该方法采用电荷泵将锁相环中数字控制的相位误差转换为模拟域电荷,调制器的输出经过一个寄存器链实现一个或数个时钟周期的延时,从中选出若干抽头分别去控制对应的分频器或相位选择器,从而量化所产生的经过各支路鉴相器的瞬时相位误差,在一个多输入电荷泵中合成为模拟域误差电荷,通过提供恒定单位直流增益,解决现有数字FIR噪声滤除技术的噪声放大问题。这种新型的滤渡器具有如下特点：离散时间域工作,模拟失配不敏感,有助于提高线性度,额外硬件开销小。     

用于锁相环的低失配CMOS电荷泵设计

设计了一种用于锁相环的低失配CMOS电荷泵电路,采用互补差分输入。互补差分管的使用有效地解决了电荷泵的时钟馈通和电荷注入等非理想现象。同时,利用自举的方法消除了电荷共享现象。在电路和版图的设计中,充分考虑了对称性对电流失配的影响。本电荷泵电路基于新加坡Chartered0.25μmN阱CMOS工艺实现,采用Candence中的Spectre仿真工具进行仿真,电源电压为3.3V。测试结果表明,在本芯片需要的各种电荷泵电流下其失配都低于0.65%。本电荷泵电路已应用于射频调谐器当中。     

低杂散锁相环中鉴频鉴相器与电荷泵的设计

采用TSMC 0.18 μm 混合CMOS工艺,设计了一种应用在1.571 GHz GNSS接收机中低杂散锁相环的鉴频鉴相器与电荷泵电路。鉴频鉴相器采用两相非重叠时钟结构和延时可控电路,实现了鉴频鉴相器的延时失配最小化和导通时间可调,在降低杂散的同时消除死区。电荷泵采用4路控制信号和1路可控充电和放电电路,有效地优化了电流失配和电荷泵电流的大小,进一步降低锁相环的杂散。测试结果表明,在电源电压为1.8 V,电荷泵电流为100 μA 时,延时失配和充放电电流失配近似为0,杂散为－71.77 dBc@16.375 MHz。     

锁相环电荷泵稳定性研究

建立了锁相环中电荷泵模型,对比无补偿和Cr补偿下电路的稳定裕度,提出了一种新的改善电荷泵稳定性的RcCc补偿方法,应用这种方法设计了一款高摆幅、低电流失配的电荷泵.电路采用HJTC 0.18 μm CMOS工艺实现,应用于3.5 GHz的锁相环频率综合器,电源电压1.8 V,输出电流100μ,输出电压0.4～1.4 V时,后仿的电流失配在1%以下,相位裕度达74°,版图面积130μm×80μm.     

一种应用于锁相环的增益提高型电荷泵设计

采用0.18μm 1.8V CMOS工艺设计一种增益提高型电荷泵电路,利用增益提高技术和折叠式共源共栅电路实现充放电电流的匹配.该电荷泵结构可以很大程度地减小沟道长度调制效应的影响,使充放电电流在宽输出电压范围内实现精确匹配,同时具有结构简单的优点.仿真结果表明,电源电压1.8V时,电荷泵电流为600μA,在0.3～1.6V输出范围内电流失配为0.6μA,功耗为3mW.